ID del artículo: 000076994 Tipo de contenido: Información y documentación sobre productos Última revisión: 19/04/2023

¿Cómo se mapean las señales seleccionadas del chip Intel® Stratix® 10 DDR4 IP para los dispositivos de memoria superior e inferior en una topología de concha?

Entorno

    Intel® Quartus® Prime Pro Edition
    Interfaces de memoria externa FPGA IP Intel® Stratix® 10
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descripción

Cuando se habilita la topología clamshell en el editor de parámetros de IP Intel® Stratix® 10 DDR4, cada rango requiere dos pines CS para configurar los chips de memoria superior e inferior por separado. El siguiente contenido muestra cómo asignar los pines CS de FPGA a chips de memoria en diseños de rango único y rango doble.

Resolución

Para componentes de rango único:

Los componentes superiores (no duplicados), FPGA_CS0, se pasan a MEM_TOP_CS0

Los componentes inferiores (duplicados), FPGA_CS1, se pasan a MEM_BOT_CS0

Para componentes de doble rango:

Los componentes superiores (no duplicados), FPGA_CS0 va a MEM_TOP_CS0 y FPGA_CS1 va a MEM_TOP_CS1

Los componentes inferiores (duplicados), FPGA_CS2 va a MEM_BOT_CS0 y FPGA_CS3 va a MEM_BOT_CS1

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Este artículo se aplica a 1 productos

FPGA de SoC y FPGA Intel® Stratix® 10

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