ID del artículo: 000076870 Tipo de contenido: Resolución de problemas Última revisión: 23/08/2023

¿Por qué Intel® Stratix®la capa de transacción del punto final PCIe* de 10 L/H-tile se atasca en el restablecimiento cuando se inicia la FLR de restablecimiento a nivel de función?

Entorno

    Intel® Quartus® Prime Pro Edition
    Hard IP Avalon-MM Intel® Stratix® 10 para PCI Express*
    Hard IP Avalon-ST Intel® Stratix® 10 para PCI Express*
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descripción

Cuando la capacidad de restablecimiento a nivel de función (FLR) está desactivada, una configuración de escritura que ajuste el parámetro del registro de control de dispositivos Iniciar restablecimiento a nivel de función en 1 provocará Intel® Stratix®que la capa de transacción del punto final PCIe* de 10 L/H-tile se bloquee en el restablecimiento.

El punto final PCIe* Intel® Stratix® 10 L/H-tile responderá a las solicitudes posteriores con TLP de solicitud no admitida (UR).

Se necesita un restablecimiento convencional para recuperarse de este caso de error, por ejemplo, PERST#, Hot Reset o Link Disable/Enable.

Resolución

Para evitar este problema, habilite la capacidad FLR en el Editor de parámetros IP.

Productos relacionados

Este artículo se aplica a 1 productos

FPGA de SoC y FPGA Intel® Stratix® 10

1

Descargo de responsabilidad

1

Todas las publicaciones y el uso de los contenidos de este sitio están sujetos a los Términos de uso de Intel.com.

El contenido de esta página es una combinación de traducción humana y automática del contenido original en inglés. Este contenido se proporciona únicamente para su comodidad como información general y no debe considerarse como completo o preciso. Si hay alguna contradicción entre la versión en inglés de esta página y la traducción, prevalecerá la versión en inglés. Consulte la versión en inglés de esta página.