ID del artículo: 000076869 Tipo de contenido: Resolución de problemas Última revisión: 06/03/2023

¿Por qué veo la opción "Hold timing", que se utiliza en dispositivos de Intel Agilex® 7 FPGA, cuando se utilizan variantes PAM4 del Intel® FPGA IP interlaken IP Core(2ª generación)?

Entorno

    Intel® Quartus® Prime Pro Edition
    Interlaken (2ª Generación) Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problema crítico

Descripción

Debido a un problema con la implementación PAM4 del Intel® FPGA IP Interlaken IP Core (2ª generación), las funciones de cierre de temporización de tiempo de espera se pueden ver en Intel Agilex® 7 dispositivos FPGA en Intel® Quartus® Software Prime Pro Edition v19.2.

 

 

Resolución

Una posible solución transitoria para este problema de sincronización es ejecutar barridos de semillas para que se encuentren mejores resultados de temporización.

Este problema está programado para ser solucionado en un futuro lanzamiento del software Intel® Quartus® Prime Pro Edition.

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FPGAs y FPGAs de sistema integrado en chip Intel® Agilex™ serie F

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