ID del artículo: 000076850 Tipo de contenido: Resolución de problemas Última revisión: 14/12/2022

¿Por qué falla la simulación de PHY Lite para interfaces paralelas para PI de Intel® Arria® 10 FPGA cuando la configuración de datos está establecida en "Diferencial"?

Entorno

  • Intel® Quartus® Prime Pro Edition
  • PHY Lite para interfaces paralelas FPGA IP Intel® Arria® 10
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Debido a un problema en la versión 19.1 del software Intel® Quartus® Prime, es posible que vea errores de lectura de simulación al configurar la configuración de datos en "Diferencial".

    Resolución

    Para solucionar estos problemas, abra el archivo *phylite_io_bufs.sv en el directorio altera_phylite_arch_nf_*\sim.

     

    Cambie la línea de:

    asigne group_data_out_n [grp_num][47: GROUP_PIN_WIDTH[grp_num]-1]={(MAX_WIDTH-GROUP_PIN_WIDTH[grp_num]){1'b0}};

    Para:

    asigne group_data_out_n [grp_num][47: GROUP_PIN_WIDTH[grp_num]]={(MAX_WIDTH-GROUP_PIN_WIDTH[grp_num] 1){1'b0}};

     

    Este problema se ha solucionado a partir de la versión 19.3 del software Intel® Quartus® Prime.

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    Este artículo se aplica a 1 productos

    FPGA de SoC y FPGA Intel® Arria® 10

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