ID del artículo: 000076831 Tipo de contenido: Resolución de problemas Última revisión: 08/03/2023

¿Por qué la generación de ejemplo de diseño de reconfiguración dinámica de Ethernet E-Tile 100G genera errores tanto para los dispositivos Intel Agilex® 7 FPGA como para los dispositivos FPGA Intel® Stratix®10?

Entorno

  • Intel® Quartus® Prime Pro Edition
  • Ethernet FPGA IP Intel® de 100 G de baja latencia para Arria® 10 y Stratix® V
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descripción

    Debido a un problema con el software Intel® Quartus® Prime Pro Edition versión 20.1, la generación de ejemplo de diseño de reconfiguración dinámica de E-Tile Hard IP para Ethernet 100G fallará tanto para los dispositivos Intel Agilex® 7 FPGA como para los dispositivos FPGA Intel® Stratix®10.

     

     

    Resolución

    No existe ninguna solución para este problema en la versión 20.1 del software Intel® Quartus® Prime Pro Edition.

    Este problema se corrigió en la versión 20.2 del software Intel® Quartus® Prime Pro Edition.

    Productos relacionados

    Este artículo se aplica a 4 productos

    FPGA Intel® Stratix® 10 DX
    FPGAs y FPGAs de sistema integrado en chip Intel® Agilex™ 7 serie F
    FPGA Intel® Strantix® 10 MX
    FPGA Intel® Strantix® 10 TX

    Descargo de responsabilidad

    1

    Todas las publicaciones y el uso de los contenidos de este sitio están sujetos a los Términos de uso de Intel.com.

    El contenido de esta página es una combinación de la traducción humana y automática del contenido original en inglés. Este contenido se ofrece únicamente para su comodidad como información general y no debe considerarse completa o precisa. Si hay alguna contradicción entre la versión en inglés de esta página y la traducción, prevalecerá la versión en inglés. Consulte la versión en inglés de esta página.