Debido a un problema en las versiones de software Quartus® II 14.1.1 y anteriores, el archivo contenedor RTL para el hard IP 3.0 x8 Intel® Arria® 10 FPGA para PCI Express asigna incorrectamente solo un bit del rx_st_sop ancho de dos bits de nivel inferior, rx_st_eop, tx_st_sop y tx_st_eop señales cuando se configura Habilitar varios paquetes por ciclo.
Para evitar este problema, modifique el archivo contenedor RTL, <variation name>.v o <variation name>.vhd, para exportar ambos bits de señal.