ID del artículo: 000076815 Tipo de contenido: Resolución de problemas Última revisión: 09/05/2023

¿Por qué se rx_st_sop, rx_st_eop, tx_st_sop y tx_st_eop solo un bit de ancho cuando se estableció Habilitar varios paquetes por ciclo al configurar la interfaz de transmisión Intel® Arria® 10 FPGA Avalon® para hard IP PCIe en el modo 3.0 x8?

Entorno

  • Edición de suscripción de Intel® Quartus® II
  • PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Debido a un problema en las versiones de software Quartus® II 14.1.1 y anteriores, el archivo contenedor RTL para el hard IP 3.0 x8 Intel® Arria® 10 FPGA para PCI Express asigna incorrectamente solo un bit del rx_st_sop ancho de dos bits de nivel inferior, rx_st_eop, tx_st_sop y tx_st_eop señales cuando se configura Habilitar varios paquetes por ciclo.

    Resolución

    Para evitar este problema, modifique el archivo contenedor RTL, <variation name>.v o <variation name>.vhd, para exportar ambos bits de señal.

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