ID del artículo: 000076728 Tipo de contenido: Información y documentación sobre productos Última revisión: 19/06/2025

¿Cómo reconfiguro un Arria® 10 FPGA y Cyclone® 10 FPGA PLL con la IP de reconfiguración PLL cuando el PLL de E/S no se puede bloquear?

Entorno

    Intel® Quartus® Prime Pro Edition
    Intel® Quartus® Prime Standard Edition
    Reconfiguración PLL Intel® FPGA IP
    IOPLL Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descripción

Actualmente, la IP de reconfiguración de PLL comprueba el estado de bloqueo de PLL de E/S antes de permitir que se inicie la reconfiguración. Esto hace que la mgmt_wait_request se haga valer hasta que el PLL de E/S logre el bloqueo.

Resolución

Para evitar este problema, modifique el archivo .v que se muestra a continuación en la carpeta generada por IP del proyecto y cambie el valor del parámetro WAIT_FOR_LOCK de 1 a 0. Esto obligará a la IP de reconfiguración de PLL a no comprobar el estado de bloqueo IOPLL y a dejar de afirmar la señal mgmt_waitrequest cuando el núcleo esté listo.

sintetizador/altera_pll_reconfig_top.v

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Este artículo se aplica a 2 productos

FPGA Intel® Cyclone® 10
FPGA de SoC y FPGA Intel® Arria® 10

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