ID del artículo: 000076614 Tipo de contenido: Mensajes de error Última revisión: 18/01/2023

Error(13149): Los sistemas EMIF/PHYLite que comparten un reloj de referencia de PLL no tienen entradas de restablecimiento idénticos para seguir io_aux átomos

Entorno

  • Intel® Quartus® Prime Pro Edition
  • PHY Lite para interfaces paralelas FPGA IP Intel® Stratix® 10
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Cuando implementa una PI de interfaces de memoria externa Intel® Arria® 10 y una PI de Intel Arria 10 PHYLite que comparte el reloj de referencia de PLL y se restablece en la misma columna de E/S, es posible que vea este error de ajustador.

     

    Resolución

    Para solucionar este problema, ate el puerto de reinicio de IP Intel® Arria® 10 PHYLite a "1".  

    Productos relacionados

    Este artículo se aplica a 1 productos

    FPGA de SoC y FPGA Intel® Arria® 10

    Descargo de responsabilidad

    1

    Todas las publicaciones y el uso de los contenidos de este sitio están sujetos a los Términos de uso de Intel.com.

    El contenido de esta página es una combinación de la traducción humana y automática del contenido original en inglés. Este contenido se ofrece únicamente para su comodidad como información general y no debe considerarse completa o precisa. Si hay alguna contradicción entre la versión en inglés de esta página y la traducción, prevalecerá la versión en inglés. Consulte la versión en inglés de esta página.