ID del artículo: 000076574 Tipo de contenido: Mensajes de error Última revisión: 31/01/2023

Error interno: sistema secundario: CONSTRA, archivo: /quartus/db/constra/constra_runtime_rbc_checker.cpp, línea: 185

Entorno

  • Intel® Quartus® Prime Pro Edition
  • PHY Lite para interfaces paralelas FPGA IP Intel® Stratix® 10
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Debido a un problema en el software Intel® Quartus® Prime Pro Edition, obtendrá el mensaje de error anterior al configurar un cambio de fase negativo en el reloj de salida en PHY Lite para interfaces paralelas Intel® Stratix® 10 FPGA IP.

    Resolución

    Para evitar el problema, establezca solo el cambio de fase positivo para cualquier reloj de salida dentro de PHY Lite para interfaces paralelas Intel® Stratix® 10 FPGA IP.

    Este problema está programado para ser solucionado en un futuro lanzamiento del software Intel® Quartus® Prime Pro Edition.

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    Este artículo se aplica a 1 productos

    FPGA de SoC y FPGA Intel® Stratix® 10

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