ID del artículo: 000076535 Tipo de contenido: Resolución de problemas Última revisión: 14/02/2023

¿Por qué el ejemplo de diseño de puerto raíz de PCI Express* 4.0x4 informa de un error en el ejemplo de diseño de puerto raíz de Intel® P-Tile Avalon® memory Mapped IP for PCI Express* 4.0x4?

Entorno

  • Intel® Quartus® Prime Pro Edition
  • Hard IP Avalon-MM Intel® Stratix® 10 para PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Debido a un problema en el software Intel® Quartus® Prime Pro Edition versión 20.1 o anterior, el ejemplo de diseño de puerto raíz de PCI Express* 4.0x4 de memoria mapeada Intel® P-Tile Avalon® reporta un error durante la compilación.

    Error(21410): Error de Verilog HDL en s10_rp_avmm_master_hwtcl.v(130): la declaración de control de eventos dentro del subprograma no es compatible con la síntesis

    Resolución

    Para evitar esto, es necesario generar el archivo de simulación y síntesis por separado y volver a compilar el ejemplo de diseño.

    Este problema se ha solucionado a partir de la Intel® Quartus® versión 22.4 del software Prime Pro/Standard Edition.

     

    Productos relacionados

    Este artículo se aplica a 2 productos

    FPGA Intel® Stratix® 10 DX
    FPGAs y FPGAs de sistema integrado en chip Intel® Agilex™ 7 serie F

    Descargo de responsabilidad

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