ID del artículo: 000076519 Tipo de contenido: Resolución de problemas Última revisión: 28/11/2024

¿El Arria® 10 PHYLite y el Stratix® 10 PHYLite IP pueden admitir dos grupos x4 DQ/DQS en un carril de E/S?

Entorno

  • Intel® Quartus® Prime Pro Edition
  • PHY Lite para interfaces paralelas FPGA IP Intel® Arria® 10
  • PHY Lite para interfaces paralelas FPGA IP Intel® Stratix® 10
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    No, las IP Arria® 10 PHYLite y Stratix® 10 PHYLite no pueden admitir dos grupos x4 DQ/DQS en un carril de E/S. Cada grupo x4 DQ/DQS debe colocarse en carriles de E/S separados.

    Resolución

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    Este artículo se aplica a 2 productos

    FPGA de SoC y FPGA Intel® Arria® 10
    FPGA de SoC y FPGA Intel® Stratix® 10

    Descargo de responsabilidad

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