Hay dos nuevas restricciones de colocación de pines para la PI EMIF del sistema de procesador físico Arria® 10 (HPS) a partir de la versión 19.2 del software Quartus® Prime Pro Edition relacionadas con el reloj de referencia PLL y la colocación de pines RZQ. Estas restricciones se implementan para garantizar que todas las combinaciones posibles de todas las configuraciones compatibles con el uso de HPS EMIF IP funcionen correctamente en el hardware, incluidos los anchos de datos FPGA-First/HPS-First, x16/x32/x64, así como los modos de funcionamiento ECC/Non-ECC. Estas restricciones son más estrictas que las implementadas en versiones anteriores del software Quartus® Prime, por lo tanto, el usuario puede ver nuevos errores de compilación para los pines que solían pasar la compilación en versiones anteriores del software Quartus® Prime. El error simplemente indica que el pinout existente puede no funcionar en todas las combinaciones de configuraciones HPS EMIF compatibles. Sin embargo, los usuarios con pines funcionales existentes pueden seguir utilizando los diseños sin preocuparse si no tienen intención de modificar su configuración en el futuro.
En la interfaz EMIF Arria® 10 HPS, el reloj de referencia PLL y el pin RZQ se deben colocar en el banco de E/S 2K con las señales de dirección y comando.
A partir de la versión 19.2 del software Quartus® Prime Pro Edition, esta restricción se implementa informando de un error de ajuste durante la compilación si no se siguen los requisitos de colocación de pines. Consulte la Guía del usuario de IP de FPGA de interfaces de memoria externa Arria® 10 para obtener más información sobre las restricciones de colocación de pines HPS EMIF.
Si tiene un diseño que actualmente está pasando la compilación en una versión anterior a la versión 19.2 del software Quartus® Prime Pro Edition que falla en la compilación en la versión 19.2 y posteriores del software Quartus® Prime Edition, entonces no necesita cambiar el diseño HPS EMIF, pero necesitará una solución.