ID del artículo: 000076493 Tipo de contenido: Resolución de problemas Última revisión: 17/01/2023

Cuando se utiliza el núcleo IP MAC de 10 G de baja latencia en Intel® Arria® 10 dispositivos, ¿cómo se deben colocar los PPL del transceptor para reducir la inestabilidad?

Entorno

  • Edición de suscripción de Intel® Quartus® II
  • Ethernet de velocidad múltiple de FPGA IP Intel® PHY 1G 2.5G 5G 10G
  • Ethernet
  • Ethernet MAC FPGA IP Intel® de 10 G de baja latencia
  • FPGA IP Intel® Arria® 10 1G 10GbE y 10GBASE-KR PHY
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    A fin de minimizar la inestabilidad al utilizar el núcleo IP MAC de 10 G de baja latencia en Intel® Arria® 10 dispositivos, es importante asegurarse de que se coloquen el bucle bloqueado por fase (PLL) de transmisión avanzada (ATX) y el PLL fraccional (fPLL) de modo que puedan fuente el reloj de referencia de entrada directamente desde el búfer del reloj de referencia sin pasar por la red de reloj de referencia.

    Resolución

    Para obtener el mejor desempeño de inestabilidad, Intel recomienda colocar el reloj de referencia lo más cerca posible de la PLL de transmisión.

    Utilice un pin de reloj de referencia dedicado en el mismo banco de transceptores.

    Hay dos pines dedicados de reloj de referencia (refclk) disponibles en cada banco de transceptor. El pin de refclk inferior alimenta directamente la parte inferior ATX PLL, fPLL y CMU PLL. El pin de refclk superior alimenta directamente a los top ATX PLL, fPLL y CMU PLL.

    Utilice una restricción de ubicación para asegurarse de que la PLL ATX y las FPLLs se encuentren en la ubicación óptima superior o inferior, en línea con la ubicación de pin de refclk dedicada seleccionada.

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    Este artículo se aplica a 1 productos

    FPGA de SoC y FPGA Intel® Arria® 10

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