¿Por qué el valor de datos de lectura es incorrecto para el retraso de entrada de DQS cuando se utiliza el modo de reconfiguración dinámica en la Arria® 10 PHYLite IP?

Cuando utiliza el modo de reconfiguración dinámica en la Arria® 10 PHYLite IP, puede escribir un valor para el retardo de entrada DQS en una ubicación de dirección específica, sin embargo, es posible que vea un valor de datos diferente para el retraso de entrada DQS al leer desde esa ubicación específica porque el rango legal del retardo de entrada DQS no es fijo y depende de la frecuencia VCO.

Una metodología de calibración típica consiste en barrer el retardo de entrada DQS para obtener resultados aprobados/no superados. Una calibración esperada es incrementar el retardo de entrada DQS a través de un rango válido y capturar el valor más grande antes de que pase. Luego, continúe incrementando el retraso de entrada de DQS y capture el valor más pequeño antes de que falle. El retardo de entrada DQS se establece entonces en el punto medio de los dos valores anteriores.

Sin embargo, todo el valor del rango de 10 bits para el retardo de entrada DQS (es decir, 0X3FF) no estará disponible para frecuencias de interfaz más lentas porque solo existe un número limitado de celdas de retraso donde cada celda tiene un valor de retardo fijo dependiente de proceso, voltaje y temperatura (PVT). El circuito PHYLite Arria® 10 limita el retardo de entrada DQS a un valor máximo legal.

Por lo tanto, si escribe un valor para el retraso de entrada DQS mayor que el retraso de entrada DQS máximo, escribirá realmente un valor igual al retraso de entrada DQS máximo y leerá un valor igual al retraso de entrada DQS máximo.

A continuación se muestra una tabla que muestra algunas frecuencias de reloj seleccionadas Arria® 10 PHYLite y el retardo máximo de entrada DQS.

Nota: Los retardos máximos de entrada DQS difieren ya que dependen del proceso, el voltaje y la temperatura (PVT) del dispositivo.