Problema crítico
Debido a un problema en el Stratix® 10 FPGA IP duro para el inspector de enlaces PCI Express*, es posible que observe que el valor de la marca de tiempo es mayor que la hora real.
Por ejemplo, cuando se utiliza el Stratix® 10 FPGA IP duro para PCI Express* coreclkout a 125 MHz, el valor de la marca de tiempo mostrará aproximadamente un 20 % sobre el valor estimado (12 ms en comparación con los 10 ms reales).
Esto se debe a una discrepancia entre el coreclkout definido por el usuario a 125MHz o 250MHz, y el reloj de 100MHz siempre utilizado por Link Inspector.
Para evitar este problema, aplique un factor de multiplicación en el valor de marca de tiempo como se muestra a continuación.
Cuando utilice un coreclkout de 125 MHz, multiplique el valor de la marca de tiempo por un factor de multiplicación de 0,8 (100 MHz / 125 MHz).
Cuando utilice un coreclkout de 250 MHz, multiplique el valor de la marca de tiempo por un factor de multiplicación de 0,4 (100 MHz / 250 MHz).
Este problema está programado para ser solucionado en una versión futura del software Quartus® Prime Pro Edition.