¿Por qué el Intel® FPGA P-Tile Avalon Streaming IP para PCI Express* Design Example exporta interfaces de reconfiguración a pines y puertos de nivel superior?

Debido a un problema con el Intel® FPGA P-Tile Avalon Streaming IP para el ejemplo de diseño de PCI Express*, las interfaces de reconfiguración se exportan incorrectamente a pines/puertos de nivel superior?

Esto puede causar inestabilidad en el diseño dependiendo de las señales conectadas a estos pines en el PCB real.

Las siguientes señales se exportan incorrectamente al nivel superior.

dummy_user_avmm_rst_reset
p0_config_tl_dl_timer_update
xcvr_reconfig_read
xcvr_reconfig_readdatavalid
xcvr_reconfig_waitrequest
xcvr_reconfig_write
p0_config_tl_tl_cfg_add
p0_config_tl_tl_cfg_ctl
p0_config_tl_tl_cfg_func
p0_tx_cred_tx_cdts_type
p0_tx_cred_tx_data_cdts_consumed
xcvr_reconfig_address
xcvr_reconfig_writedata
xcvr_reconfig_readdata

Para solucionar este problema, modifique el RTL de nivel superior para evitar que estas señales se exporten o utilice la asignación de pines virtuales para lograr lo mismo.

Este problema se ha solucionado a partir de la Intel® Quartus® versión 21.3 del software Prime Pro Edition.