¿Por qué necesito realizar la actualización de Intel® FPGA IP IOPLL en el ejemplo de diseño de Intel® FPGA IP Ethernet de triple velocidad Intel® Stratix® 10 E-Tile?

Debido a un problema en el software Intel® Quartus® Prime Pro Edition versión 21.2, es posible que vea que el Intel® FPGA IP IOPLL no se actualizó correctamente en los Ethernetes de triple velocidad Intel® FPGA IP MAC Ethernet de 10/100/1000 Mb (Fifoless) con IEEE1588v2 y 2XTBI PCS con ejemplo de diseño de transceptor E-Tile GXB.

Sin realizar la actualización de Intel® FPGA IP IOPLL, se verán los siguientes errores al compilar el diseño de ejemplo:

Error(18185): Su diseño contiene componentes de IP que deben regenerarse. Para regenerar la PI, utilice el cuadro de diálogo Actualizar componentes de PI, disponible en el menú Proyecto del software Quartus® Prime.

Error(18186): Debe actualizar el componente de PI que se ha instanciasdo en el archivo ip/alt_tse_iopll_todsampling_clk.ip a la versión más reciente del componente de PI.

Error(18186): Debe actualizar el componente de PI que se ha instanciasdo en el archivo ip/alt_core_iopll_upstream.ip a la versión más reciente del componente de PI.

Error(18186): Debe actualizar el componente de PI que se ha instanciasdo en el archivo ip/alt_core_iopll_tse_rx_clk.ip a la versión más reciente del componente de PI.

Error(18186): Debe actualizar el componente de PI que se ha instanciasdo en el archivo ip/alt_core_iopll_tse_clk.ip a la versión más reciente del componente de PI.

Para solucionar este problema en el software Intel® Quartus® Prime Pro Edition versión 21.2, siga los pasos a continuación.

1. Realice la actualización de IP y regenerar los componentes de Intel® FPGA IP IOPLL.
2. Abierto el script de simulación para el simulador de su elección:
   • Modelsim* -/example_testbench/setup_scripts/common/modelsim_files.tcl
   • VCS* - /example_testbench/setup_scripts/common/vcs_files.tcl
   • VCSmx* - /example_testbench/setup_scripts/common/vcsmx_files.tcl
   • Xceindex*: /example_testbench/setup_scripts/common/xcelium_files.tcl
3. Editar el cuatro nombres de archivos de diseño de Intel® FPGA IP IOPLL en el script de simulación para que coincida con los nombres de archivos de diseño de componentes IOPLL regenerados Intel® FPGA IP. Ejemplos de los nombres de archivos de diseño IOPLL Intel® FPGA IP con sufijo de cadena aleatoria que deben actualizarse.
   • alt_core_iopll_tse_clk_altera_iopll_1931_oppet4q.vo1
   • alt_core_iopll_tse_rx_clk_altera_iopll_1931_t57sz6i.vo1
   • alt_core_iopll_upstream_altera_iopll_1931_4pedkla.vo1
   • alt_tse_iopll_todsampling_clk_altera_iopll_1931_7vfkdfa.vo1
4. Guarde los archivos.

Este problema se ha solucionado a partir de la Intel® Quartus® versión 21.3 del software Prime Pro Edition.