ID del artículo: 000075530 Tipo de contenido: Resolución de problemas Última revisión: 01/12/2024

¿Por qué High Speed Reed Solomon FPGA IP Core genera un conjunto incorrecto de símbolos de verificación para mis datos?

Entorno

  • Intel® Quartus® Prime Pro Edition
  • Codificador/decodificador de Reed-Solomon a alta velocidad FPGA IP de
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Debido a un problema con la generación de la fuente RTL del núcleo IP FPGA High Speed Reed Solomon, si el parámetro 'Hyper-optimization' se establece en 'High', la IP generará un conjunto incorrecto de símbolos de verificación para la carga útil de datos entrantes.

    Resolución

    Para evitar este problema, establezca el parámetro 'Hyper-optimization' en 'Low'.

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    Este artículo se aplica a 1 productos

    FPGA de SoC y FPGA Intel® Stratix® 10

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