ID del artículo: 000075503 Tipo de contenido: Información y documentación sobre productos Última revisión: 03/04/2023

¿Cómo debería colocar el mem_cq y mem_cq_n pines QDR II/QDR II+ en Arria® dispositivos V GX/GT/ST/SX?

Entorno

  • Edición de suscripción de Intel® Quartus® II
  • Controlador QDR II y QDR II+ SRAM con UniPHY FPGA IP Intel®
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Desde el archivo de pines del dispositivo, solo hay una ubicación de pin disponible para los pines mem_cq y mem_cq_n .

    Resolución

    Para estos dispositivos Arria® V, no se admiten los legabes complementarios, por lo que solo se utilizará uno de los pines mem_cq o mem_cq_n según la configuración de latencia de lectura.

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