ID del artículo: 000075406 Tipo de contenido: Resolución de problemas Última revisión: 17/02/2023

¿Por qué veo puertos de lvds_clk y carga redundantes cuando se utiliza IOPLL IP para el modo PLL externo LVDS?

Entorno

    Intel® Quartus® Prime Pro Edition
    PLL
    IOPLL Intel® FPGA IP
    LVDS SERDES Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descripción

Debido a un problema en la versión 17.1 del software Intel® Quartus® Prime, la generación del IP IOPLL para el modo externo PLL LVDS da lugar a dos puertos de salida lvds_clk y carga.

Si la opción habilitar LVDS_CLK/LOADEN0 está activada, el RTL incluye incorrectamente cinco puertos de salida.

 

 

Resolución

Este problema se corrigió a partir de la Intel® Quartus® Versión 19.3 del software Prime Pro/Standard Edition.

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