ID del artículo: 000075367 Tipo de contenido: Resolución de problemas Última revisión: 03/01/2023

¿Por qué el ejemplo de diseño del modo de registro dinámico 10GBASE-R generado por 10G MAC de Ethernet de baja latencia falla la sincronización en Intel® Arria® dispositivo 10?

Entorno

  • Intel® Quartus® Prime Pro Edition
  • Ethernet MAC FPGA IP Intel® de 10 G de baja latencia
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descripción

    Debido a un problema en el Intel® Quartus® software Prime versión 17.0 y superior, el ejemplo de diseño del modo de registro 10GBASE-R generado dinámicamente de Ethernet de baja latencia MAC mihgt cuando se habilita la recopilación de estadísticas.

    Resolución

    Para evitar este problema, añada la siguiente restricción de sdc en el archivo altera_eth_top.sdc :

    if {$::quartus(nameofexecutable) == "quartus_fit"} {

    set_clock_uncertainty -de dut_inst|wrapper_inst|baser_inst|xcvr_native_a10_0|rx_pma_clk a dut_inst|wrapper_inst|baser_inst|xcvr_native_a10_0|rx_clkout -hold -add-100ps

    }

    Este problema se ha solucionado a partir de la Intel® Quartus® software Prime Pro Edition versión 18.0.

    Productos relacionados

    Este artículo se aplica a 1 productos

    FPGA de SoC y FPGA Intel® Arria® 10

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