¿Por qué hay una utilización de recursos FPGA mayor de la esperada al crear instancias de la RAM: Intel® FPGA IP de 2 puertos con el parámetro de modo de reloj doble TDP emulado habilitado?

Cuando se crea una instancia de una RAM: Intel® FPGA IP de 2 puertos con el parámetro de modo de reloj doble TDP emulado habilitado en el software Intel® Quartus® Prime, es posible que vea una utilización de recursos FPGA mayor de la esperada al dirigirse a Intel® Stratix® 10 dispositivos. Esto es causado por la implementación adicional de FIFOs por la RAM: Intel® FPGA IP de 2 puertos.

Para solucionar este problema, realice los pasos siguientes:

1. Navegue por la jerarquía y encuentre la instancia fifo_wrapper_in.
2. Pase por la jerarquía hasta que se encontrará con la instancia de dcfifo_component .
3. Reduzca el valor de los parámetros LPM_NUMWORDS y LPM_WIDTHU. El valor asignado a LPM_NUMWORDS debe cumplir con la siguiente ecuación: 2^LPM_WIDTHU. Asegúrese de que la profundidad de FIFO sea adecuada para admitir la velocidad de datos de su diseño.

Por ejemplo:

dcfifo_component.lpm_numlusión = 16

dcfifo_component.lpm_widthu = 4

4. Repita los pasos del 1 al 3 para la instancia de fifo_wrapper_out.