ID del artículo: 000074539 Tipo de contenido: Resolución de problemas Última revisión: 13/02/2023

¿Por qué el cambio dinámico de fase en los relojes de salida Intel® Arria® 10 FPGA IOPLL falla esporádicamente?

Entorno

  • Intel® Quartus® Prime Standard Edition
  • IOPLL Intel® FPGA IP
  • Reconfiguración PLL Intel® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    La característica de cambio dinámico de fase podría fallar en el núcleo Intel® FPGA IP Intel® Arria® 10 FPGA IOPLL en ciertas compilaciones basadas en semillas. Esto podría ocurrir si las opciones avanzadas de ajustes en el Intel® Quartus® Software Prime tienen habilitada la síntesis física Spectra Q. Es posible que tenga la expectativa de encontrar este problema si está utilizando los puertos de cambio de fase dinámicos del IOPLL o utilizando la reconfiguración de PLL Intel FPGA IP núcleo para realizar el cambio de fase. Este problema está aislado solamente en la lógica de reconfiguración dinámica de IOPLL y no afecta a ninguna otra parte de la PI.

    Resolución

    Para evitar esto, establezca la configuración de síntesis física Spectra Q en DESACTIVADO solo para la variación Intel FPGA IP IOPLL o para todo el diseño. Esta configuración está desactivada de forma predeterminada y se puede encontrar en:

    Asignaciones -configuración > -configuración del compilador > -> Configuración avanzada de ajuste -> síntesis física de Spectra Q.

    Esto se corregirá en una versión futura del software Intel Quartus Prime.

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    Este artículo se aplica a 1 productos

    FPGA de SoC y FPGA Intel® Arria® 10

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