Descripción
En el software Quartus® Prime Standard Edition, es posible que vea este error cuando la entrada del reloj de referencia de un bucle de bloqueo de fase (PLL) está conectada a la salida de la IP del oscilador interno en los dispositivos MAX® 10 FPGA.
Resolución
Para evitar este problema, no alimente la entrada de reloj de referencia de un bucle de bloqueo de fase (PLL) con la salida de la IP del oscilador interno.