ID del artículo: 000074338 Tipo de contenido: Resolución de problemas Última revisión: 23/03/2023

¿Por qué una asignación de señal global a |s0|rst_controller|alt_rst_sync_uq1|reset_out ser conspicuada por la PI del controlador DDR3 basada en UniPHY?

Entorno

  • Edición de suscripción de Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Después de que se ejecute el script pin_assignments.tcl de DDR3 IP basado en UniPHY y se compile el proyecto, el informe del ajustador de asignaciones de astuto de software Quartus® II muestra incorrectamente una asignación de señal global a la señal de restablecimiento |s0|rst_controller|alt_rst_sync_uq1|reset_out.

     

     

    Resolución

    Esta asignación global de consignación se debe a una asignación de código heredada y puede ser consangado.

    Este problema se ha solucionado a partir de la versión 14.1 del software Quartus® II.

    Productos relacionados

    Este artículo se aplica a 4 productos

    FPGA Stratix® V E
    FPGA Stratix® V GS
    FPGA Stratix® V GT
    FPGA Stratix® V GX

    El contenido de esta página es una combinación de la traducción humana y automática del contenido original en inglés. Este contenido se ofrece únicamente para su comodidad como información general y no debe considerarse completa o precisa. Si hay alguna contradicción entre la versión en inglés de esta página y la traducción, prevalecerá la versión en inglés. Consulte la versión en inglés de esta página.