ID del artículo: 000074317 Tipo de contenido: Resolución de problemas Última revisión: 14/02/2023

¿Es posible aumentar la profundidad de FIFO de error SEU al implementar el Intel® FPGA IP de detección avanzada de SEU para Intel® Stratix® 10 FPGA en el modo de procesamiento de sensibilidad de búsqueda fuera de chip?

Entorno

  • Intel® Quartus® Prime Pro Edition
  • Detección avanzada de SEU FPGA IP Intel®
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Sí, al crear una instancia del Intel® FPGA IP de detección avanzada de SEU para Intel® Stratix® 10 FPGA, puede utilizar el parámetro de profundidad FIFO de alteración de evento único (SEU) para modificar el tamaño del FIFO interno.

    Resolución

    El valor de este parámetro surte efecto en los dos modos de implementación compatibles con la PI: Procesamiento de sensibilidad de búsqueda en chip y procesamiento de sensibilidad de búsqueda fuera de chip. Información sobre esto se agregó en la Guía del usuario para la mitigación de Intel® Stratix® 10 SEU a partir de la versión 19.3.

    Productos relacionados

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    FPGA de SoC y FPGA Intel® Stratix® 10

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