ID del artículo: 000073872 Tipo de contenido: Resolución de problemas Última revisión: 14/12/2022

¿Por qué no se puede establecer la frecuencia de reloj de interfaz en un valor entre 137,5 MHz y 149,9 MHz para PHY Lite para interfaces paralelas Intel® Arria® 10 FPGA IP cuando se utiliza el modo de velocidad trimestral?

Entorno

  • PHY Lite para interfaces paralelas FPGA IP Intel® Arria® 10
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descripción

    Debido a la limitación de configuración del VCO PLL, PHY Lite para interfaces paralelas Intel® Arria® 10 FPGA IP no admite el rango de frecuencia entre 137,5 MHz y 149,9 MHz cuando se utiliza el modo de velocidad trimestral.

    Resolución

    No hay ninguna solución alternativa para resolver este problema.

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    Este artículo se aplica a 1 productos

    FPGA de SoC y FPGA Intel® Arria® 10

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