Actualización de Intel® Transactional Synchronization Extensions (Intel® TSX) sobre la supervisión de memoria y desempeño de los procesadores Intel®

Intel Platform Update (IPU) 2021.2 y versiones posteriores incluyen una actualización de microcódigo que afectará el comportamiento del Intel® Transactional Synchronization Extensions (Intel® TSX) y la Unidad de supervisión del desempeño (PMU) en los siguientes procesadores:

Tabla 1: Procesadores afectados por los cambios de IPU 2021.1 en Intel TSX y PMU

Intel® TSX es una tecnología para habilitar la memoria transaccional de hardware. La PMU mide los eventos de rendimiento mediante contadores de rendimiento. Para obtener más información sobre Intel® TSX, consulte los Recursos web sobre Intel® Transactional Synchronization Extensions. Para obtener más detalles sobre la PMU, consulte la sección Supervisión del desempeño en ® el Intel® Software Developer's Manual (Intel® SDM) Volumen 3.

Cuando se aplique la IPU 2021.1 y una actualización de microcódigo posterior, se producirán los siguientes cambios en los procesadores afectados:

• Intel® TSX deshabilitará de forma predeterminada.
• El procesador forzará la cancelación de todas las transacciones de memoria transaccional restringida (RTM) de forma predeterminada.
• Se enumerará un nuevo bit CPUID CPUID.07H.0H.EDX[11](RTM_ALWAYS_ABORT), que se establece para indicar al software actualizado que el microcódigo cargado está forzando la cancelación de RTM. La información sobre la instrucción CPUID se encuentra en la sección Identificación del procesador y determinación de características del Intel® SDM.
• En los procesadores que enumeran compatibilidad con RTM, los bits de enumeración CPUID para Intel TSX (CPUID.07H.0H.EBX[11] y CPUID.07H.0H.EBX[4]) continúan configurándose de forma predeterminada después de la actualización del microcódigo.
• Las cargas de trabajo que se beneficiaron de Intel® TSX podrían experimentar un cambio en el rendimiento.
• El software del sistema puede utilizar la nueva funcionalidad del Registro específico del modelo (MSR) 0x10F TSX_FORCE_ABORT[TSX_CPUID_CLEAR] para borrar la Elisión de bloqueo de hardware (HLE) y los bits RTM para indicar al software que Intel® TSX está desactivado.

Además, Intel TSX se deshabilitará de forma predeterminada en dos CPUID adicionales con IPU 2021.2.

Tabla 2: Procesadores afectados por los cambios de IPU 2021.2 en Intel TSX

Cuando se cargue el microcódigo IPU 2021.2, los mismos cambios que se aplicaron a los procesadores en la Tabla 1 también se aplicarán a los procesadores enumerados en la Tabla 2, con dos diferencias:

• La PMU de estos procesadores no se ve afectada por la actualización del microcódigo.
• En estos procesadores, el software del sistema puede utilizar un bit en la 0x122 Registro específico del modelo (MSR), TSX_CTRL[TSX_CPUID_CLEAR], para borrar los bits de CPU de Elisión de bloqueo de hardware (HLE) y RTM para indicar al software que Intel TSX está deshabilitada.

El Impacto de la supervisión de desempeño del problema de pedido de memoria de la extensión de sincronización transaccional de Intel® (PDF) proporciona detalles sobre los cambios de comportamiento de PMU y Intel TSX debido al microcódigo actualizado en IPU 2021.1 y versiones posteriores, y es una guía para desarrolladores de controladores PMU y desarrolladores de herramientas de desempeño. Intel no espera que esta actualización de microcódigo afecte a los usuarios que no utilizan la PMU, o que sólo utilizan controladores y herramientas de PMU actualizados. Es posible que algunos usuarios avanzados de performance monitoring (Perfmon) necesiten cambiar sus scripts y metodologías de recopilación. El documento técnico de desactivación de la extensión de sincronización transaccional (Intel® TSX) de Intel® para procesadores seleccionados (PDF) proporciona detalles sobre los cambios de comportamiento del Intel TSX debido al microcódigo actualizado en IPU 2021.2. Estos documentos técnicos también deben ser revisados por los desarrolladores que utilicen Intel® Software Guard Extensions (Intel® SGX).

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