White Paper de introducción a la errata de código condicional para procesadores Intel®

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11/02/2020

A partir de la segunda generación de procesadores Intel® Core™ e Intel® Xeon® E3-1200 (anteriormente equipado con el nombre en código Sandy Bridge) y las familias de procesadores posteriores, la microarquitectura Intel® introduce una estructura de microarquitecturas denominada ICache descodificado (también conocido como búfer de streaming decodificado o DSB).

El ICache descodificado almacena en caché las instrucciones decodificadas, llamados microops (μOps), que salen de la canalización de decodificación heredada. La próxima vez que el procesador acceda al mismo código, el ICache descodificado proporciona el μOps directamente, lo que acelera la ejecución del programa.

En algunos procesadores Intel®, hay una errata (SKX102) que puede producirse en condiciones de microarquitecturas complejas que impliquen instrucciones de saltos que abarcan varios límites de 64 bytes (líneas de caché cruzados).  Una actualización del microcódigo (MCU) puede evitar esta errata.

Para obtener más información acerca de esta errata, incluida la forma de obtener la MCU y una lista de las familias de procesadores y los números de procesador, consulte las mitigaciones para la documentación técnica sobre erratas de código condicional de saltos (adjunta a continuación).

Nota
  • No todos los nombres de productos/SKU de una serie se ven afectados.  Por ejemplo, no todos los SKU de los procesadores Intel® Core™ serie X se ven afectados.  Consulte la sección "procesadores afectados" del PDF adjunto.
  • Si el enlace GitHub * no tiene la información necesaria para tu sistema, ponte en contacto con el fabricante de tu sistema para obtener la actualización más reciente.

Documentación técnica sobre las soluciones para el salto de código condicional de erratas (pdf)PDF icon

Tamaño: 362 KB
Fecha: noviembre de 2019

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