Reconfiguración parcial
La reconfiguración parcial (PR) le permite reconfigurar una parte de la FPGA de forma dinámica, mientras el diseño restante de la FPGA sigue funcionando. Haga varias imágenes públicas para una región en particular, sin afectar la operación en áreas fuera de esta región. Esta metodología es eficaz en sistemas en los que múltiples funciones comparten los mismos recursos de FPGA. La PR permite la implementación de sistemas de FPGA más complejos.
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Las ilustraciones simplificadas de abajo muestran ejemplos de la aplicación. La figura A muestra una aplicación para la aceleración del algoritmo, y la figura B muestra una aplicación de telecomunicaciones en sistemas de redes ópticas. En ambos casos, la FPGA está reconfigurada para implementar funciones diferentes, por ejemplo, un algoritmo distinto, el caso de la aceleración del algoritmo; o un protocolo de cliente diferente en la aplicación de la telecomunicación (un muxponder de sistema de red óptica). El beneficio clave aquí es que el resto de la FPGA sigue funcionando.
Características principales
- Aceleración del tiempo de reconfiguración parcial para dispositivos Intel® Stratix® 10
- Flujo de PR de pulsado de botón para un menor tiempo al mercado
- Complemento del flujo actual basado en script
- Línea de comando e interfaz de usuario gráfica para compilación y análisis
- Reconfiguración parcial jerárquica que le permite crear particiones de PR hijas en su diseño
- Simulación de la reconfiguración parcial que le permite observar el cambio resultante y el efecto intermedio en una partición de reconfiguración
- Depuración del analizador de lógica Signal Tap, con la adquisición simultánea de la región estática y de las regiones de reconfiguración parcial
Enlaces rápidos
- Repositorio (Github):
- Diseños de referencia (Github):
- Tutoriales (Github):
- Entrenamiento: Reconfiguración parcial con las Intel® Arria® 10 FPGAs
- Página de PR de Github ›
- Guía de usuario de la IP de las soluciones de reconfiguración parcial ›
Notas de las aplicaciones
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- AN 818: tutorial de reconfiguración parcial de actualización estática para la placa de desarrollo de la Intel® Stratix® 10 GX FPGA ›
- AN 817: tutorial de reconfiguración parcial de actualización estática para la placa de desarrollo de la Intel® Arria® 10 GX FPGA ›
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Entrenamientos en línea
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- Reconfiguración parcial para dispositivos de Intel® Arria® 10: pautas de diseño y requisitos del anfitrión ›
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