Este ejemplo describe un diseño de RAM de un solo puerto de 64 bits x 8 bits con direcciones de lectura y escritura comunes en Verilog HDL. Las herramientas de síntesis pueden detectar diseños de RAM de un solo puerto en el código HDL y inferir automáticamente las megafunciones de altsyncram o altdpram, dependiendo de la arquitectura del dispositivo de destino.
Descargue los archivos utilizados en este ejemplo:
Nombre de puerto |
Tipo |
Descripción |
|---|---|---|
datos[7:0] |
Entrada |
Entrada de datos de 8 bits |
addr[5:0] |
Entrada |
Entrada de dirección de 6 bits |
Nosotros |
Entrada |
Entrada habilitada para escritura |
Clk |
Entrada |
Entrada de reloj |
q[7:0] |
Salida |
Salida de datos de 8 bits |