FPGA de SoC Intel® Stratix® 10 SX
La FPGA de sistema integrado en chip Intel® Stratix® 10 combina un sistema de procesador duro ARM* Cortex*–A53 MPCore* de cuatro núcleos con la revolucionaria arquitectura FPGA Intel® Hyperflex™ para ofrecer el desempeño integrado, la eficiencia energética, la densidad y la integración de sistema necesarios para aplicaciones integradas.
Consulte también: Software de diseño, Tienda de diseño, Descargas, Comunidad y Asistencia de FPGA
FPGA de SoC Intel® Stratix® 10 SX
Características y beneficios
Logre altos niveles de integración del sistema
La FPGA de sistema integrado en chip Intel® Stratix® 10 impulsa la USR en el ecosistema ARM*. La arquitectura de 64 bits de última generación de ARM (ARMv8) habilita la virtualización de hardware, las capacidades de supervisión y administración del sistema y el preprocesamiento de aceleración. El procesador ARM* Cortex-A53* es compatible con el modo de ejecución de 32 bits y los paquetes de soporte de placa para los sistemas operativos populares, incluidos Linux*, Wind River's VxWorks*, Micrium's uC/OS-II*, uC/OS-III* y más.
Logre una alta productividad de diseñador con el software de diseño de FPGA de sistema integrado en chip y FPGA optimizado
Los nuevos motores optimizados para FPGAs con varios millones de elementos lógicos (LE) ofrecen una reducción significativa en las iteraciones de diseño, además la plataforma virtual de la FPGA de sistema integrado en chip Intel® Stratix® 10 permite el desarrollo y verificación de software tempranos y el diseño de entrada basado en C con Intel® FPGA SDK para OpenCL™, lo que ofrece un entorno de diseño que es fácil de implementar en una FPGA de sistema integrado en chip. Depuración heterogénea, creación de perfiles y visualización de todo el chip con Intel® FPGA dispositivo de sistema integrado en chip FPGA Embedded Development Suite (EDS) con ARM* Development Studio 5* (DS-5*) Intel® dispositivo de sistema integrado en chip FPGA Edition Toolkit.
Diagrama de bloques de FPGA de sistema integrado en chip Intel® Stratix® 10
HPS: sistema de procesador físico Quad-core ARM* Cortex*-A53
SDM: administrador de dispositivos seguros
EMIB: puente de interconexión de chips múltiples integrado
Característica |
Descripción |
---|---|
Procesador |
Clúster de procesadores Quad-core ARM* Cortex*–A53 MPCore* de hasta 1,5 GHz |
Coprocesadores |
Unidad de punto flotante vectorial (VFPU) de precisión simple y doble, motor de procesamiento de medios ARM* Neon* para cada procesador |
Caché de nivel 1 |
Caché de instrucciones L1 de 32 KB con paridad, caché de datos L1 de 32 KB con código de corrección de errores (ECC) |
Caché de nivel 2 |
1 MB KB de caché L2 compartida con ECC |
Memoria en chip |
RAM en chip de 256 KB |
Unidad de administración de memoria del sistema |
La unidad de administración de memoria del sistema permite un modelo de memoria unificado y extiende la virtualización de hardware a los periféricos implementados en la estructura FPGA |
Unidad de coherencia de caché |
Proporciona coherencia unidireccional (E/S) que permite que una CCU maestra vea la memoria coherente de las CPU ARM* Cortex*–A53 MPCore* |
Controlador de acceso directo a memoria (DMA) |
Acceso directo a memoria (DMA) de 8 canales. |
Controlador de acceso a medios Ethernet (EMAC) |
3X 10/100/1000 EMAC con DMA integrado |
Controlador USB portátil (OTG) |
2X USB OTG con DMA integrado |
Controlador UART |
Compatible con 2 X UART 16550 |
Controlador de interfaz periférica en serie (SPI) |
4X SPI |
Controlador I2C |
5X I2C |
Controlador SD/SDIO/MMC |
1x eMMC 4.5 con compatibilidad con DMA y CE-ATA. |
Controlador flash NAND |
1X ONFI 1.0 o posterior compatible con 8 y 16 bits |
E/S de propósito general (GPIO) |
Máximo 48 GPIO programables por software |
Temporizadores | Temporizadores de propósito general 4X, temporizadores de vigilancia 4X |
Administrador de sistemas | Contiene registros de estado y control asignados a la memoria y lógica para controlar las funciones a nivel del sistema y otros módulos HPS |
Administrador de restablecimiento | Restablece las señales en función de las solicitudes de restablecimiento de las fuentes en la estructura HPS y FPGA, y la escritura de software en los registros de control de restablecimiento del módulo |
Administrador de reloj | Proporciona control de reloj programable por software para configurar todos los relojes generados en el HPS |
Ecosistema
Intel® SoC FPGA está basada en procesadores ARM* y hereda la fuerza del ecosistema ARM*. Intel, nuestros adispositivo de sistema integrado en chipiados del ecosistema y la comunidad de usuarios de dispositivo de sistema integrado en chip FPGA de Intel® brindan una amplia gama de opciones para satisfacer sus necesidades de desarrollo de dispositivo de sistema integrado en chip FPGA.
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Comparison based on Stratix® V vs. Intel® Stratix® 10 using Intel® Quartus® Prime Pro 16.1 Early Beta. Stratix® V Designs were optimized using 3 step optimization process of Hyper-Retiming, Hyper-Pipelining, and Hyper-Optimization in order to utilize Intel® Stratix® 10 architecture enhancements of distributed registers in core fabric. Designs were analyzed using Intel® Quartus® Prime Pro Fast Forward Compile performance exploration tool. For more details, refer to Intel® Hyperflex™ FPGA Architecture Overview White Paper: https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/wp/wp-01220-hyperflex-architecture-fpga-socs.pdf. Actual performance users will achieve varies based on level of design optimization applied. Tests measure performance of components on a particular test, in specific systems. Differences in hardware, software, or configuration will affect actual performance. Consult other sources of information to evaluate performance as you consider your purchase. For more complete information about performance and benchmark results, visit www.intel.la/benchmarks.