FPGA Intel® Stratix® 10 H-Tile Hard IP para Ethernet Intel® FPGA IP Core

La propiedad intelectual (PI) de FPGA Intel® Stratix® 10 H-Tile Hard IP para Ethernet Intel® FPGA ofrece acceso a esta PI dura a velocidades de datos Ethernet de 100 Gbps. El núcleo de PI se incluye en la biblioteca de Intel® FPGA IP y está disponible en el catálogo de PI del software Intel® Quartus® Prime Pro Edition. El núcleo de PI está disponible con un canal Ethernet 100GBASE-R4. Para la velocidad de datos de Ethernet, puede elegir una variación de control de acceso de medios (MAC) y una subcapa de codificación física (PCS), o una variación solo de PCS.

El canal Ethernet 100GBASE-R4 conduce a cuatro enlaces de 25,78125 Gbps. Los transceptores seriales de FPGA cumplen con la especificación del estándar de alta velocidad de Ethernet CAUI-4 IEEE 802.3-2015. El núcleo de PI configura los transceptores para implementar la especificación relevante para la variación de núcleo de PI. Puede conectar las interfaces del transceptor directamente a un módulo óptico que depende de medios físicos externos (PMD) a otro dispositivo.

Funciones

El núcleo de PI está diseñado para el estándar Ethernet de alta velocidad IEEE 802.3-2015, disponible en el sitio web de IEEE (www.ieee.org). El MAC ofrece procesamiento de fotogramas de conexión directa para optimizar la latencia y es compatible con la velocidad completa de la línea de cable con una longitud de fotograma de 64 bytes y un tráfico consecutivo o con longitud mixta sin pérdida de paquetes. Todas las variaciones de PI dura de FPGA de Intel® Stratix® 10 H-Tile para núcleo de PI Ethernet están en modo dúplex completo. Estas variaciones de núcleo de PI ofrecen las siguientes características:

PHY:

• Lógica de PI dura que interactúa de manera fluida con los transceptores seriales de FPGA Intel® Stratix® 10 de 25,78125 Gbps.
• La interfaz externa LAUI o CAUI-4 que consta de dos o cuatro carriles de transceptores seriales protegidos de FPGA que funcionan a 25,78125 Gbps.
• Compatible con los enlaces LAUI o CAUI-4 basados en codificación 64B/66B con fragmentación de datos y marcadores de alineación para alinear los datos de varios carriles.
• Compatible con la autonegociación (AN), según se define en el estándar IEEE 802.3-2915, cláusula 73.
• Admite entrenamiento de enlaces (LT), como se define en la norma IEEE 802.3-2915, apartados 92 y 93.
• Tolerancia a la variación de sesgo del receptor (RX) que supera los requisitos de la cláusula 80.5 del estándar de Ethernet de alta velocidad IEEE 802.3-2015.

Control de la estructura de fotogramas:

• Compatibilidad con paquetes jumbo.
• Control directo de la verificación de redundancia de ciclo (CRC) del RX.
• Tolerancia de sesgo de carril PCS de 1000 bits RX para enlaces de 100 G, que supera los requisitos de la cláusula 82.2.12 de Ethernet de alta velocidad IEEE 802.3-2015.
• Generación e inserción de CRC del transceptor de paquete (TX) opcional.
• Opciones de uso indirecto de preámbulo de RX y TX para aplicaciones que requieren transferencia propietaria de información de administración de usuarios.
• Inserción de la dirección de origen TX MAC opcional.
• Relleno de fotogramas automático TX para satisfacer la longitud de fotogramas Ethernet mínima de 64 bytes en el enlace Ethernet. Deshabilitación por paquete de esta característica opcional.
• La capacidad de inserción de errores TX admite la invalidación de clientes de entrada en curso a la interfaz de cliente TX.
• Opciones de contador de inactividad de déficit (DIC) opcional para mantener un promedio mínimo de la brecha entre paquetes de 8 bytes, 10 bytes o 12 bytes estrechamente controlada o permitir al usuario impulsar la IPG de la interfaz cliente.

Monitoreo y estadísticas de fotogramas:

• Comprobación de CRC de RX e informe de errores.
  
• Comprobación de delimitador de fotogramas de inicio (SFD) estricto de RX opcional según la especificación IEEE.
• Comprobación de preámbulo estricta de RX según la especificación IEEE opcional.
• Comprobación de paquetes malformados de RX según la especificación IEEE.
• Indicación de tipo de tramas de control recibidos.
• Contadores de estadísticas.
• Función de instantánea para capturar con precisión los valores de contadores de estadísticas.
• La señalización de fallas opcional detecta e informa las fallas locales y genera una falla remota compatible con una falla de enlace unidireccional definida en la cláusula 66 del estándar de Ethernet de alta velocidad IEEE 802.3-2015.

Flex E:

• Tasa de bits constante (CBR) de 100 GE con aleatorizador/desaleatorizador TX y RX PCS66 opcional.

Control de flujo:

• Operación de control de flujo Ethernet de acuerdo con el estándar Ethernet IEEE 802.3-2015, cláusula 31, mediante el uso de los registros de pausa o la interfaz de pausa.
  
• Control de flujo basado en prioridades que cumple con el estándar IEEE 802.1Q-201 - enmienda 17: control de flujo basado en prioridades opcional.
• Control de filtrado de fotogramas de pausa.
• El software puede activar de forma dinámica el flujo de datos TX MAC local para interrumpir de manera selectiva el flujo de entrada.

Red de transporte óptico:

• Tasa de bits constante de 25/50GE con codificación de 66 bits de TX y RX PCS, y aleatorización desactivada opcional.
  
• CBR de 25/50GE con funciones completas de MAC y PCS de 66 bits opcional.

Interfaz del sistema de usuario:

• Interfaz de administración de mapeado de memoria Avalon® (Avalon-MM) para acceder al control y los registros de estado del núcleo de PI.
  
• La interfaz de ruta de datos Avalon-ST conecta el MAC con la lógica del cliente con el inicio de fotograma en el byte más significativo (MSB) en las variaciones MAC y PCS. La interfaz para variaciones 100GBASE-R4 tiene 512 bits para garantizar la velocidad de datos a pesar de esta opción de alineación de SOP de interfaz cliente y de transferencia de preámbulo RX y TX.
• La interfaz de ruta de datos MII conecta el PCS a la lógica del cliente en variaciones solo de PCS. La interfaz para variaciones 100GBASE-R4 tiene 256 bits.
• Control de restablecimiento de hardware y software.
• Compatible con Ethernet síncrona (Sync-E), ya que proporciona una señal de salida de recuperación de datos de temporizador (CDR) a la estructura del dispositivo.

Depuración y capacidad de pruebas:

• Bucle invertido PMA en serie opcional (TX a RX) en el transceptor en serie para autopruebas de diagnóstico.
  
• Bucle invertido paralelo opcional (TX a RX) en el MAC o en la PCS para pruebas de autodiagnóstico.
• Contadores de errores de paridad intercados en bits para monitorear los errores de bits por carril de PCS.
• Contadores de bloques de errores de RX PCS para monitorear errores durante y entre fotogramas.
• Contadores de paquetes con formato incorrecto y perdidos.
• Detección de tasa de error de bits (BER) alta para monitorear las tasas de errores de bits en enlaces en todos los carriles de PCS.
• Comprobación y generación de patrones de pruebas de inactividad aleatorizadas opcional.
• Función de instantánea para capturar con precisión los valores de contadores de estadísticas.
• La capacidad de inserción de errores de TX es compatible con pruebas y depuración.
• Acceso opcional a Intel® FPGA Debug Host Endpoint (ADME) para la depuración o el monitoreo de la integridad de la señal PHY.