Transmisión Serial Lite III FPGA IP Intel®
El núcleo de propiedad intelectual (IP) de transmisión Serial Lite III FPGA IP Intel® ofrece una conectividad sencilla que permite realizar rápidas transferencias de datos punto a punto a través de diversos medios de transmisión, como la placa de circuito impreso (PCB), la placa posterior, el cableado de cobre y la fibra óptica.
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Transmisión Serial Lite III FPGA IP Intel®
Serial Lite III es un protocolo sencillo, de baja latencia y escalable para aplicaciones de transferencia de datos en serie de gran ancho de banda.
El núcleo de la transmisión Serial Lite III Intel® FPGA IP incluye los transceptores líderes en tecnología de Intel:
- Conexión de medio físico (PMA)
- Subcapa de codificación física (PCS)
- Capas de control de acceso a medios (MAC)
Las capas PCS y PMA están reforzadas en las FPGAs Intel Stratix 10, Intel Arria® 10, Stratix® V y Arria® V para ahorrarle a los clientes valiosos recursos lógicos de la FPGA.
Funciones
La funcionalidad PCS/PMA reforzada permite un cierre de temporización mucho más sencillo para todo tipo de diseños. El protocolo Serial Lite III se ha diseñado para proporcionar la fiabilidad, la baja latencia, la sobrecarga y la escalabilidad necesarias para garantizar unas transferencias de datos eficientes y mantener las bajas tasas de error de bits que requieren los sistemas actuales y de próxima generación.
- Selección de velocidad de datos de hasta 28 Gbps
- Configuración multicarril de hasta 24 carriles
- Operaciones de transmisión de datos: continua o en ráfagas
- Operaciones simplex y full duplex
- Modos clocking de usuario flexibles
- Ventaja de utilización de recursos reforzada
- Transferencia de datos de baja latencia (< 150 ns: TX + RX)
- Mínima sobrecarga de transmisión
- Esquema de codificación/descodificación 64B/67B
- Soporte opcional de código de corrección de errores (ECC) en los M20K (mitigación de SEU)
- Inyección o detección de errores y supervisión de la salud opcionales
- IP totalmente integrada (capas MAC, PCS y PMA)
- Ajustes de preénfasis y ecualización sintonizables
- Soporte para acoplamiento de CA y CC
Desempeño y productividad que puede esperar
Desempeño |
Productividad |
|---|---|
Alta eficiencia de velocidad de datos |
Margen de temporización de IP adecuado para acelerar el cierre de temporización del diseño completo |
Más de 300 Gbps de ancho de banda agregado para aplicaciones actuales y emergentes (hasta 24 carriles) |
La función de modo de evaluación de IP de Intel FPGA le permite probar la IP de forma gratuita y sin licencia |
Transferencias de datos de baja latencia (< 150 ns: TX + RX) |
La IP de Serial Lite III totalmente integrada incluye las capas MAC, PCS y PMA para facilitar la integración de la IP de Intel FPGA |
El acoplamiento de CA y CC permite la flexibilidad de ajustar las vías para mejorar las tasas de error de bits |
Parámetros de calidad de PI
Aspectos básicos |
|
|---|---|
El año en que se lanzó por primera la PI |
2013 |
Es compatible con la versión más reciente del software Intel® Quartus Prime |
22.2 |
Estado |
Producción |
Entregas |
|
Las entregas para el cliente son las siguientes: Archivo de diseño (código fuente cifrado o lista de conexiones post-síntesis) Modelo de simulación para ModelSim*: edición Intel FPGA Limitaciones de tiempo o diseño Documentación con control de revisión Archivo Léame |
Y para todos, excepto para proporcionar el archivo Léame |
Cualquier producto adicional Para los clientes provistos con IP |
Ejemplos de herramienta de pruebas y diseño |
GUI de parametrización que permite al usuario final configurar IP |
Y |
La IP está habilitada para el soporte del modo de evaluación de Intel FPGA IP |
Y |
Idioma de origen |
Verilog y VHDL |
Idioma de herramienta de prueba |
Verilog |
Se proporcionan los controladores del software |
N |
Asistencia de SO para controladores |
N |
Implementación |
|
Interfaz de usuario |
Transmisión de Avalon |
metadatos IP-XACT |
N |
Verificación |
|
Compatible con simuladores |
NCSim, ModelSim, VCS/VCSMX |
Hardware validado |
Kit de desarrollo de integridad de la señal del transceptor Intel Arria 10 FPGA, Kit de desarrollo de integridad de la señal de Intel Stratix 10 FPGA |
Se realizaron pruebas de cumplimiento estándares en el sector |
N |
De ser así, ¿cuáles? |
N/C |
De ser así, ¿en qué dispositivo(s) FPGA? |
N/C |
De ser así, fecha de cuándo se realizó |
N/C |
De no ser así, ¿se planificó? |
N |
Interoperabilidad |
|
Se realizaron pruebas de interoperabilidad en la PI |
Y |
De ser así, ¿en qué dispositivos FPGA Intel®? |
Intel Stratix 10, Stratix V, Intel Arria 10 GX |
Hay informes de interoperabilidad disponibles |
N |
Generación automatizada de archivos Signal Tap II para la depuración del IP del núcleo Intel® Arria® 10
Ejemplos de diseño de hardware con botones en el software Intel Quartus Prime
Enlaces relacionados
Documentación
- Directrices del reloj de funciones de IP de Intel FPGA de transmisión de Serial Lite III para FPGA Intel Arria® 10 e Intel serie V ›
(Para acceder a este documento, comuníquese con su representante de ventas local de Intel® FPGA).
- La calculadora de eficiencia de datos de la función de la transmisión Serial Lite III de Intel® FPGA IP para las FPGAs Intel Arria® 10 y para la serie V de Intel® ›
(Para acceder a este documento, comuníquese con su representante de ventas local de Intel® FPGA).
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