Conmutador PCIe* escalable de IP
El conmutador escalable de Intel de IP (blanda) para PCIe es totalmente configurable e implementa un puerto upstream completamente ajustable y conectividad para hasta 32 puertos downstream.
Lea la descripción general del conmutador escalable PCIe Intel® FPGA IP ›
Conmutador PCIe* escalable de IP
Funciones
- Configuraciones
- 3.0 x4/x8/x16
- 4.0 x4/x8/x16
- Función física única (PF)
Lógica de conmutación
- Compatible con hasta 32 puertos de downstream.
Puerto de downstream de conmutación
- Un solo PF por puerto de downstream
- Distribución de números de dispositivoS estáticos
- Compatible con Identificación de enrutación alternativa (ARI) para puertos discretos.
- Interrupciones de mensajes señalados (MSI)
- Capacidad de Servicio de control de acceso (ACS)
- Únicamente capacidad (sin funcionalidad de control)
- Compatibilidad con conexión en caliente
- Configuraciones compatibles:
- 3.0 x4/x8/x16
- 4.0 x4/x8/x16
Punto final integrado
- Hasta 32 dispositivos de punto final integrados (un punto final integrado detrás de cada puerto de downstream de conmutación).
- Interrupciones de MSI/MSI-X
- Configuración de PF elástico, que es la capacidad de actualizar el espacio de configuración en cualquier momento.
- Capacidad de ACS
- Únicamente capacidad (sin funcionalidad de control)
- Hasta 8 PFs por punto final integrado.
- Máximo de 32 PFs en todos los puntos finales integrados.
- Reinicio de nivel de función (FLR)
Vigilancia
- Compatibilidad con los dispositivos basados en P-Tile: FPGAs Intel® Stratix® 10 DX y SoC o miembros seleccionados de las FPGAs y SoC de Intel® Agilex™ serie F.
- Recuento de puertas optimizado
- Interfaz de paquetes de usuario con encabezado, datos y prefijo independientes.
- La interfaz de paquetes de usuario proporciona una TLP en cualquier ciclo dado para todas las configuraciones.
- Hasta 512 solicitudes pendientes sin publicar (solo 16 núcleos)
- Hasta 256 solicitudes pendientes sin publicar (de 4 y 8 núcleos)
- Frecuencia de reloj de PLD dependiente de dispositivos (coreclkout_hip)
- 400 MHz para dispositivos Intel® Stratix® 10 DX, 500 MHz para dispositivos Intel Agilex.
Parámetros de calidad de PI
Aspectos básicos |
|
---|---|
El año en que se lanzó por primera la PI |
2020 |
Estado |
Producción |
Entregas |
|
Las entregas para el cliente son las siguientes: Archivo de diseño (código fuente cifrado o lista de conexiones post-síntesis) Limitaciones de tiempo o diseño Documentación con control de revisión |
Sí Sí Sí |
Cualquier producto adicional Para los clientes provistos con IP |
Diseño de herramienta de prueba y ejemplo para una configuración de conmutador fija (1 puerto de posición alta y 4 puertos DN) |
GUI de parametrización que permite al usuario final configurar IP |
Y |
Se habilitó el núcleo de PI que facilita la asistencia para el modo de evaluación de la PI de FPGA Intel® |
N |
Idioma de origen |
Verilog |
Idioma de herramienta de prueba |
Verilog |
Se proporcionan los controladores del software |
N/C |
Asistencia de SO para controladores |
N/C |
Implementación |
|
Interfaz de usuario |
Transmisión de Avalon (AVST) |
metadatos IP-XACT |
Y |
Verificación |
|
Compatible con simuladores |
VCS |
Hardware validado |
Kit de desarrollo de FPGAs Intel® Stratix® 10 DX |
Se realizan las pruebas de cumplimiento de estándares de la industria |
N/C |
De ser así, ¿cuáles? |
N/C |
De ser así, ¿en cuál de los dispositivos FPGA Intel®? |
N/C |
De ser así, fecha de cuándo se realizó |
N/C |
De no ser así, ¿se planificó? |
N/C |
Interoperabilidad |
|
Se realizaron pruebas de interoperabilidad en la PI |
N |
De ser así, ¿en qué dispositivos FPGA Intel®? |
N/C |
Hay informes de interoperabilidad disponibles |
N/C |
Enlaces relacionados
Asistencia para el kit de desarrollo de dispositivo y hardware
Recursos adicionales
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