R-Tile PCIe* Hard IP
R-tile es un tile compañero de FPGA que es compatible con las configuraciones de PCIe*, de hasta 5 x16, en modos de bypass de paquete de capa de transacción (TLP, por sus siglas en inglés), puerto raíz (RP, por sus siglas en inglés) y dispositivo cliente (EP, por sus siglas en inglés). Las configuraciones PCIe 3.0, 4.0 y 5.0 son compatibles de forma nativa. R-tile también es compatible con hasta 16 canales SerDes, a través de una interfaz PHY para PCIe (PIPE) 5.1.1 en el modo de arquitectura SerDes.
R-tile funciona como un tile compañero para los dispositivos Intel® Agilex™ serie I.
Guía de usuario de PI de FPGA Intel® de transmisión de Avalon® R-Tile para PCIe ›
R-Tile PCIe* Hard IP
Cumplimiento de estándares y especificaciones
- Especificaciones de base de PCIe 5.0. Rev. 5.0, 1.0
- Especificaciones Serdes PIPE (modo SerDes). 5.1
- La PI física de PCIe de R-tile aprobó las pruebas para conformidad de PCI-SIG en el seminario de abril de 2022. Consulte la lista de integradores de PCI-SIG.
Funciones
- Incluye una pila de protocolo completa, incluidas las capas de transacción, de enlace de datos y las capas físicas implementadas como IP físico.
- Compatible con el modo PIPE
- Compatible de forma nativa con configuraciones de PCIe* 3.0/4.0/5.0, con configuraciones 1.0/2.0, compatibilidad mediante el entrenamiento descendente del enlace.
- Compatible con los modos puerto raíz (RP) y dispositivo cliente (endpoint; EP).
- Compatibilidad con el modo TL-Bypass que habilita la funcionalidad UP-port o Down-port para trabajar con conmutador PCI de IP basado en estructura.
- Compatible con varios EP de múltiples enlaces, modos RP en configuraciones de menor ancho x8, x4
- Compatibilidad con el canal virtual único
- Compatible con un tamaño de carga máxima de hasta 512 bytes (MPS).
- Compatible con un tamaño de solicitud de lectura máximo (MRRS) de hasta 4096 bytes (4 KB).
- Compatible con varios modos de clocking: Common Reflect, refclks independientes con y sin espectro de propagación (SRIS, SRNS)
- Informes de errores avanzados de PCIe*
- Compatible con estados de alimentación PCIe D0 y D3
- Compatible con el modo autónomo de IP físico (Hard IP) que permite que el PCIe de IP físico se comunique con el anfitrión antes de completar la configuración de la FPGA y la entrada al modo de usuario.
- Configuración de núcleo FPGA a través del enlace PCIe (CVP Init y CVP Update).
Características multifunción y virtualización
- Compatibilidad con SR-IOV (8 PF, 2K VF por cada punto final)
- Compatible con VirtIO a través de la interfaz de interceptación de configuración
- Compatibilidad (futura) con E/S escalable y memoria virtual compartida (SVM)
- Servicio de control de acceso (ACS)
- Interpretación de identificación de enrutación alternativa (ARI)
- Reinicio de nivel de función (FLR)
- Compatibilidad con la sugerencia de procesamiento de TLP (TPH)
- Compatibilidad con servicios de traducción de dirección (ATS)
- Identificación de espacio de dirección del proceso (PasID)
Características de la interfaz de usuario
- Interfaz de Avalon® Streaming (Avalon-ST)
- Interfaz de paquetes de usuario con encabezado, datos y prefijo independientes.
- Interfaz de paquetes de usuario con segmentación cuádruple con la capacidad de manejar hasta cuatro TLP en cualquier ciclo (solo núcleo x16).
- Asistencia de etiquetas extendida.
- Compatibilidad con etiquetas de 10 bits, máximo 768 etiquetas sobresalientes (x16) / 512 etiquetas sobresalientes (x8/x4) en cualquier momento, para todas las funciones combinadas.
Características de depuración de IP
- Kit de herramientas de depuración, que incluyen las siguientes características:
- Información de protocolo y estado del enlace.
- Capacidades de depuración básica y avanzadas, incluido el acceso al registro PMA y la capacidad de visualización de Ojos.
Asistencia para controladores
- Controladores de dispositivos Linux
Parámetros de calidad de PI
Aspectos básicos |
|
|---|---|
El año en que se lanzó por primera la PI |
2021 |
Estado |
Preliminares |
Entregas |
|
Las entregas para el cliente son las siguientes: Archivo de diseño (código fuente cifrado o lista de conexiones post-síntesis) Limitaciones de tiempo o diseño Guía del usuario |
Y Y Y |
Cualquier producto adicional Para los clientes provistos con IP |
Herramienta de prueba, kit de herramientas de depuración y ejemplos de diseño |
GUI de parametrización que permite al usuario final configurar IP |
Y |
Se habilitó el núcleo de PI que facilita la asistencia para el modo de evaluación de la PI de FPGA Intel® |
Y |
Idioma de origen |
Verilog |
Idioma de herramienta de prueba |
Verilog |
Se proporcionan los controladores del software |
Y |
Asistencia de SO para controladores |
Linux |
Implementación |
|
Interfaz de usuario |
Transmisión Avalon, mapeo de memoria Avalon |
metadatos IP-XACT |
N |
Verificación |
|
Compatible con simuladores |
QuestaSIM, VCS |
Hardware validado |
Intel Agilex serie I |
Se realizan las pruebas de cumplimiento de estándares de la industria |
Y |
De ser así, ¿cuáles? |
PCI-SIG |
De ser así, ¿en cuál de los dispositivos FPGA Intel®? |
Intel Agilex serie I |
De ser así, fecha de cuándo se realizó |
Abril de 2022 |
De no ser así, ¿se planificó? |
|
Interoperabilidad |
|
Se realizaron pruebas de interoperabilidad en la PI |
N |
De ser así, ¿en qué dispositivos FPGA Intel®? |
|
Hay informes de interoperabilidad disponibles |
Y |
Enlaces relacionados
Documentación
Asistencia para el kit de desarrollo de dispositivo y hardware
Recursos adicionales
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