P-Tile PCIe* Hard IP

P-Tile es un tile compañero de FPGA disponible en los dispositivos Stratix® 10 DX y FPGA Agilex™ 7 serie F que admite de forma nativa configuraciones de PCIe* de hasta 4.0 x16, en los modos de evasión de capa de transacciones (TL), Endpoint (EP) y Puerto raíz (RP).

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P-Tile PCIe* Hard IP

Video de conexión P-Tile

Mire la demostración que muestra cómo un dispositivo Stratix® 10 DX con P-tile se conecta con un servidor Intel® Xeon®.

Cumplimiento de estándares y especificaciones

  • Revisión de especificación de la base PCIe 4.0
  • Especificación de virtualización y uso compartido de E/S de raíz única Rev. 1.1
  • Interfaz PHY para arquitecturas PCIe, versión 4.0
  • Versión 1.0 de dispositivo de E/S virtual (VIRTIO)
  • PI Hard PCIe de P-Tile superó con éxito las pruebas de cumplimiento de PCI-SIG. Los resultados se publicaron en la lista de integradores PCI-SIG.

Funciones

  • Pila de protocolo completa que incluye la transacción, el enlace de datos y las capas físicas implementadas como IP física
  • Compatibilidad con el modo PIPE
  • Compatible de forma nativa con configuraciones de PCIe* 4.0/3.0 y admite configuraciones 2.0/1.0 mediante el entrenamiento descendente del enlace
  • Capacidades de bifurcación de puertos: cuatro puertos raíz x4, dos endpoints x8
  • Compatible con el modo evasión TL en los modos ascendente y descendente
  • Tamaño de carga máxima (MPS) de hasta 512 B
  • Tamaño de solicitud de lectura máximo (MRRS) de hasta 4096 bytes (4 KB)
  • Reloj de referencia independiente con clocking de espectro de propagación independiente (SRIS)
  • Reloj de referencia independiente sin clocking de espectro de propagación (SRNS)
  • Arquitectura de reloj de referencia común
  • PERST independiente para manejar dos operaciones de restablecimiento (EP x8x8 y evasión TL x8x8)
  • Informes de errores avanzados (solo PF)
  • Compatible con los estados de alimentación de PCIe D0 y D3
  • Marginación de carriles en el receptor
  • Detección de presencia de retimers
  • Compatible con el modo autónomo de IP física que permite que el PCIe de la IP física se comunique con el host antes de completar la configuración de la FPGA y la entrada al modo de usuario
  • Configuración del núcleo de FPGA a través de un enlace PCIe (CVP Init y actualización de CVP) y reconfiguración parcial (PR) a través de un enlace PCIe

Características multifunción y virtualización

  • Compatibilidad con SR-IOV (8 PF, 2K VF por cada punto final)
  • Compatible con VirtIO a través de la interfaz de interceptación de configuración
  • Compatibilidad con E/S escalable y memoria virtual compartida (SVM)
  • Servicio de control de acceso (ACS)
  • Interpretación de identificación de enrutación alternativa (ARI)
  • Reinicio de nivel de función (FLR)
  • Compatibilidad con la sugerencia de procesamiento de TLP (TPH)
  • Servicios de traducción de dirección (ATS)
  • Identificación de espacio de dirección del proceso (PasID)

Características de la interfaz de usuario

  • Interfaz de Avalon® Streaming (Avalon-ST)
  • Interfaz de paquetes de usuario con encabezado, datos y prefijo independientes
  • Interfaz de paquetes de usuario con segmentación dual con la capacidad de manejar hasta dos TLPs en cualquier ciclo (solo núcleo x16)
  • Asistencia de etiquetas extendida
  • Compatibilidad con etiquetas de 10 bits (máximo de 768 etiquetas pendientes (x16) / 512 etiquetas pendientes (x8/x4) en cualquier momento, para todas las funciones combinadas)

IPs complementarias

Asistencia para controladores

Características de depuración de IP

  • Características del kit de herramientas de depuración:
  • Información de protocolo y estado del enlace
  • Capacidades de depuración básica y avanzada, incluido el acceso al registro PMA y la capacidad de visualización de Ojos

Estado de IP

Estado de pedido

No se requiere código de pedido
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