PI dura de PCIe* L/H-tile

Stratix® 10 FPGAs incorporan chiplets L/H-Tile que incluyen una pila de protocolos configurable y protegida para PCIe que cumple con la especificación básica de PCIe 3.0. Esta Avalon® IP física de interfaz de transmisión es compatible con velocidades de datos PCIe 1.0, 2.0 y 3.0 y configuraciones x1, x2, x4, x8 o x16, incluida la compatibilidad con la funcionalidad SR-IOV.

Lea la guía de usuario de PHY del transceptor de L y H-Tile ›

Lea la guía de usuario de Intel® FPGA IP de memoria mapeada de memoria L- y H-Tile Avalon® para PCIe ›

Lea la guía de usuario de Intel® FPGA IP de transmisión de Avalon® L y H-Tile y virtualización de E/S de raíz única (SR-IOV) para PCIe ›

PI dura de PCIe* L/H-tile

Cumplimiento de estándares y especificaciones

Funciones

  • Pila de protocolo completa que incluye la transacción, el enlace de datos y las capas físicas implementadas como PI dura.
  • Configuraciones x1, x2, x4, x8 y x16 con velocidades de carril x1.0, 2.0 o 3.0 para dispositivos cliente nativos y puertos raíz.
  • La interfaz de la transmisión de Avalon® establece una interfaz de 256 bits con la capa de las aplicaciones, a excepción de las variantes 3.0 x16.
  • La interfaz de transmisión de Avalon® establece una interfaz de 512 bits a 250 MHz a la capa de aplicaciones para las variantes 3.0 x16.
  • Instanciación como núcleo de PI independiente del catálogo de PI Intel® Quartus® Prime Pro Edition o como parte de un diseño de sistema en Platform Designer.
  • Generación de ejemplo de diseño dinámico.
  • Configuración a través de protocolo (CvP) que ofrece imágenes separadas para la configuración de los periféricos y la lógica de núcleo.
  • Interfaz de PHY para PCIe (PIPE) o simulación de interfaz serial mediante modelos cifrados IEEE.
  • Modelo funcional de bus (BFM) para la herramienta de prueba compatible con las configuraciones x1, x2, x4 y x8.
  • Compatibilidad con un modelo de simulación de BFM 3.0x16 mediante la herramienta de pruebas Avery. Consulte AN-811: uso de BFM de Avery para la simulación de PCIe 3.0 x16 en dispositivos Intel® Stratix® 10.
  • Punto final principal de depuración de PHY nativo (NPDME). Para obtener más información, consulte la guía de usuario de PHY del transceptor L y H-Tile Intel® Stratix® 10.
  • Modo de PI dura autónomo, que permite que el núcleo de PI de PCIe comience a funcionar antes de la programación del tejido de FPGA. Este modo está habilitado de forma predeterminada. No se puede deshabilitar.
  • Búfer de recepción de 69,5 kilobytes (KB) dedicado.
  • Verificación de redundancia cíclica de extremo a extremo (ECRC).
  • Lógica de verificación de registro de direcciones de base (BAR).
  • Compatible con temporizador de referencia separada con arquitectura de espectro sin propagación (SRNS), pero no para temporizador de referencia separado con independiente.
  • Arquitectura de espectro con propagación (SRIS).

Compatibilidad con la función de virtualización de E/S de raíz única (SR-IOV) (solo H-Tile)

  • Espacios de configuración separados para hasta cuatro funciones físicas (PF) de PCIe y un máximo de 2048 funciones virtuales (VF).
  • Informes de errores de avanzados (AER) para PFs.
  • Capacidades de servicios de traducción de direcciones (ATS) y de sugerencias de procesamiento de TLP (TPH).
  • Interfaz de sombra de control para leer la configuración actual para algunos campos de registros de control de VF, en los espacios de configuración de PCI y PCIe.
  • Restablecimiento de nivel de función (FLR) para PFs y VFs.
  • Interrupciones señalizadas por mensaje (MSI) para PFs.
  • MSI-X para PFs y VFs.

PI complementarias (solo H-tile)

Asistencia para controladores

Las características de depuración incluyen una herramienta para inspección de enlace PCIe que incluye las siguientes características:

  • Acceso de lectura y escritura a los registros de espacios de configuración.
  • Supervisión de LTSSM.
  • Acceso de lectura y escritura a registros de PCS y PMA.

Estado de IP

Estado de pedido

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