PI DURA de PCIe* L/H-tile
Las FPGA Intel® Stratix® 10 incorporan chiplets L/H-tile que incluyen una pila de protocolo reforzado configurable para PCIe que cumple con la especificación básica de PCIe 3.0. Esta PI física de interfaz de transmisión en línea de Avalon®, es compatible con velocidades de datos 1.0, 2.0 y 3.0 y configuraciones x1, x2, x4, x8 o x16, e incluye compatibilidad para la funcionalidad SRIOV.
PI DURA de PCIe* L/H-tile
Cumplimiento de estándares y especificaciones
- La PI física de PCIe de L/H-Tile pasó las pruebas para la conformidad de PCI-SIG. Consulte la lista de integradores PCI-SIG.
Funciones
- Pila de protocolo completa que incluye la transacción, el enlace de datos y las capas físicas implementadas como PI dura.
- Configuraciones x1, ×2, ×4, ×8 y ×16 con velocidades de carriles 1.0, 2.0 o 3.0 para dispositivos cliente nativos y puertos raíz.
- La interfaz de la transmisión de Avalon® establece una interfaz de 256 bits con la capa de las aplicaciones, a excepción de las variantes 3.0 x16.
- La interfaz de transmisión de Avalon® establece una interfaz de 512 bits a 250 MHz a la capa de aplicaciones para las variantes 3.0 x16.
- Instanciación como núcleo de PI independiente del catálogo de PI Intel® Quartus® Prime Pro Edition o como parte de un diseño de sistema en Platform Designer.
- Generación de ejemplo de diseño dinámico.
- Configuración a través de protocolo (CvP) que ofrece imágenes separadas para la configuración de los periféricos y la lógica de núcleo.
- Interfaz de PHY para PCIe (PIPE) o simulación de interfaz serial mediante modelos cifrados IEEE.
- Modelo funcional de bus (BFM) para la herramienta de prueba compatible con las configuraciones x1, x2, x4 y x8.
- Compatibilidad con un modelo de simulación de BFM 3.0x16 mediante la herramienta de pruebas Avery. Consulte AN-811: uso de BFM de Avery para la simulación de PCIe 3.0 x16 en dispositivos Intel® Stratix® 10.
- Punto final principal de depuración de PHY nativo (NPDME). Para obtener más información, consulte la guía de usuario de PHY del transceptor L y H-Tile Intel® Stratix® 10.
- Modo de PI dura autónomo, que permite que el núcleo de PI de PCIe comience a funcionar antes de la programación del tejido de FPGA. Este modo está habilitado de forma predeterminada. No se puede deshabilitar.
- Búfer de recepción de 69,5 kilobytes (KB) dedicado.
- Verificación de redundancia cíclica de extremo a extremo (ECRC).
- Lógica de verificación de registro de direcciones de base (BAR).
- Compatible con temporizador de referencia separada con arquitectura de espectro sin propagación (SRNS), pero no para temporizador de referencia separado con independiente.
- Arquitectura de espectro con propagación (SRIS).
Compatibilidad con la función de virtualización (SR-IOV) (solo H-Tile)
- Espacios de configuración separados para hasta cuatro funciones físicas (PF) de PCIe y un máximo de 2048 funciones virtuales (VF).
- Informes de errores de avanzados (AER) para PFs.
- Capacidades de servicios de traducción de direcciones (ATS) y de sugerencias de procesamiento de TLP (TPH).
- Interfaz de sombra de control para leer la configuración actual para algunos campos de registros de control de VF, en los espacios de configuración de PCI y PCIe.
- Restablecimiento de nivel de función (FLR) para PFs y VFs.
- Interrupciones señalizadas por mensaje (MSI) para PFs.
- MSI-X para PFs y VFs.
PI complementarias (solo H-tile)
Las características de depuración incluyen una herramienta para inspección de enlace PCIe que incluye las siguientes características:
- Acceso de lectura y escritura a los registros de espacios de configuración.
- Supervisión de LTSSM.
- Acceso de lectura y escritura a registros de PCS y PMA.
Parámetros de calidad de PI
Aspectos básicos |
|
---|---|
El año en que se lanzó por primera la PI |
2016 |
Estado |
Producción |
Entregas |
|
Las entregas para el cliente son las siguientes: Archivo de diseño (código fuente cifrado o lista de conexiones post-síntesis) Limitaciones de tiempo o diseño Guía del usuario |
Y Y Y |
Cualquier producto adicional Para los clientes provistos con IP |
Ejemplos de herramienta de pruebas y diseño |
GUI de parametrización que permite al usuario final configurar IP |
Y |
Se habilitó el núcleo de PI que facilita la asistencia para el modo de evaluación de la PI de FPGA Intel® |
Y |
Idioma de origen |
Verilog |
Idioma de herramienta de prueba |
Verilog |
Se proporcionan los controladores del software |
Y |
Asistencia de SO para controladores |
Linux |
Implementación |
|
Interfaz de usuario |
Transmisión Avalon, mapeo de memoria Avalon |
metadatos IP-XACT |
N |
Verificación |
|
Compatible con simuladores |
Edición VCS, ModelSim* - FPGA Intel® |
Hardware validado |
Intel® Stratix® 10 GX |
Se realizan las pruebas de cumplimiento de estándares de la industria |
Y |
De ser así, ¿cuáles? |
PCI-SIG |
De ser así, ¿en cuál de los dispositivos FPGA Intel®? |
Intel® Stratix® 10 GX L-tile, H-tile |
De ser así, fecha de cuándo se realizó |
Diciembre de 2017 |
De no ser así, ¿se planificó? |
N/C |
Interoperabilidad |
|
Se realizaron pruebas de interoperabilidad en la PI |
Y |
De ser así, ¿en qué dispositivos FPGA Intel®? |
Intel® Stratix® 10 GX L-tile, H-tile |
Hay informes de interoperabilidad disponibles |
Y |
Enlaces relacionados
Documentación
- Lea la guía de usuario de PHY del transceptor de L y H-Tile
- Lea la guía de usuario de la PI de FPGA Intel® de la memoria mapeada Avalon® de L y H-tile para PCIe
- Lea la guía de usuario de PI de FPGA Intel® de la virtualización de E/S de raíz única (SR-IOV, por sus siglas en inglés) y la transmisión de Avalon® L y H-Tile para PCIe
- Notas de la versión de Intel® FPGA IP
Asistencia para el kit de desarrollo de dispositivo y hardware
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