Intel Agilex® 7 y FPGA Intel® Stratix® 10 E-Tile Hard IP

Pila de protocolos Ethernet reforzada

El núcleo PI está disponible en múltiples variantes, cada una de las cuales ofrece una combinación diferente de canales y características de Ethernet.

• De uno a cuatro canales de 10GbE/25GbE con corrección de errores hacia adelante de Reed-Solomon (RS-FEC) opcional.
• Canal 100G con RS-FEC opcional para el modo CAUI-4 o CAUI-2.
• Configuración dinámica entre uno a cuatro canales únicos de 10GbE/25GbE o un canal de 100GbE.

Todas las variantes ofrecen un protocolo de tiempo de precisión IEEE 1588v2 (PTP) opcional. El usuario puede elegir una variación de control de acceso de medios (MAC) y una subcapa de codificación física (PCS), una variación solo de PCS, una variación de Ethernet flexible (FlexE) o una red de transporte óptico (OTN).

Protocolos Ethernet

Funciones

El núcleo PI está diseñado según el estándar Ethernet IEEE 802.3-2015 de alta velocidad, disponible en la página web de IEEE (www.ieee.org), y la especificación Ethernet de 25G, 50G, borrador 1.6, disponible desde el Consorcio 25 Gigabit Ethernet. El MAC ofrece el procesamiento de fotogramas de conexión directa para optimizar la latencia, y es compatible con la velocidad de línea de cable completa con una longitud de fotograma de 64 bytes y el tráfico de longitud consecutiva o mixta sin pérdida de paquetes. Todas las variaciones de núcleo PI están en modo dúplex completo. Las características de la PI se listan a continuación:

PHY:

• Interfaz externa CAUI que consiste en cuatro carriles del transceptor serial sólido FPGA que funcionan a 25,78125 Gbps.
  
• Interfaz externa CAUI-2 con dos carriles del transceptor que funcionan a 53,125 Gbps con codificación PAM4.
• Interfaz externa CAUI 25G con un carril del transceptor que funciona a 25,78125 Gbps.
• Interfaz externa CAUI 10G con un carril del transceptor que funciona a 10,3125 Gbps.
• Compatible con enlaces CAUI-4 basados en codificación 64B/66B con franjas de datos y marcadores de alineación para alinear datos de múltiples carriles.
• Corrección de errores hacia adelante de Reed-Solomon RS-FEC (528.514) o RS-FEC (544.514) opcional.
• Compatible con variaciones de 10G, 25G y 100G.
• Negociación automática (AN), según se define en la norma IEEE 802.3-2915 cláusula 73 y el programa preliminar 1.6 del Consorcio de Ethernet 25G.
• Entrenamiento de enlaces (LT), según se define en el estándar IEEE 802.3-2915 cláusulas 92 y 93, y el programa preliminar 1.6 del Consorcio de Ethernet 25 G.
• Opciones de contador de inactividad de déficit (DIC) opcional para mantener un promedio mínimo de la brecha entre paquetes de 8 bytes, 10 bytes o 12 bytes estrechamente controlada o permitir al usuario impulsar la IPG de la interfaz cliente.
• Tolerancia a la variación de sesgo del receptor (RX) que supera los requisitos de la cláusula 80.5 de la norma de Ethernet de alta velocidad IEEE 802.3-2015.

Control de estructura de trama:

• Compatibilidad con paquetes jumbo.
• Control directo de la verificación de redundancia de ciclo (CRC) del RX.
• Tolerancia al sesgo de carril PCS del RX de 1000 bits para enlaces de 100G, que supera los requisitos de la cláusula 82.2.12 de la norma de Ethernet de alta velocidad IEEE 802.3-2015.
• Generación e inserción de CRC del transceptor de paquete (TX) opcional.
• Opciones de uso indirecto de preámbulo de RX y TX para aplicaciones que requieren transferencia propietaria de información de administración de usuarios.
• Inserción de la dirección de origen TX MAC opcional.
• Relleno de fotogramas automático TX para satisfacer la longitud de fotogramas Ethernet mínima de 64 bytes en el enlace Ethernet. Deshabilitación por paquete de esta característica opcional.
• La capacidad de inserción de errores TX admite la invalidación de clientes de entrada en curso a la interfaz de cliente TX.

Monitoreo y estadísticas de trama:

• Comprobación de CRC de RX e informe de errores.
• Comprobación de Delimitador de fotogramas de inicio estricto (SFD) de RX según especificación IEEE.
• Comprobación de preámbulo estricta de RX según la especificación IEEE opcional.
• Comprobación de paquetes con formato incorrecto de RX según la especificación IEEE.
• Indicación de tipo de tramas de control recibidos.
• Contadores de estadísticas.
• Función de instantánea para capturar con precisión los valores de contadores de estadísticas.
• La señalización de fallas opcional detecta e informa fallas locales y genera una falla remota compatible con una falla de enlace unidireccional definida en la cláusula 66 de la norma de Ethernet de alta velocidad IEEE 802.3-2015.

Control de flujo:

• Operación de control de flujo Ethernet de acuerdo con el estándar Ethernet IEEE 802.3-2015, cláusula 31, mediante el uso de los registros de pausa o la interfaz de pausa.
  
• Control de flujo basado en prioridades que cumple con el estándar IEEE 802.1Q-2014 - enmienda 17: control de flujo basado en prioridades.
• Control de filtrado de fotogramas de pausa.
• El software puede alternar de forma dinámica el flujo de datos TX MAC local para reducir de forma selectiva el flujo de entrada.

Protocolo de tiempo de precisión (PTP):

• Compatibilidad con PTP estándar 1588v2 IEEE opcional.
• Marcas de tiempo de 1 paso (1588v1 y 1588v2) y 2 pasos de TX.
• Asistencia para encabezados de PTP en diversos formatos de fotogramas, que incluyen encapsulación Ethernet, UDP en IPv4 y UDP en IPv6.
• Compatibilidad con cálculos de suma de comprobación a cero y bytes de extensión con suma de comprobación.
• Compatibilidad con operaciones de corrección en campo.
• Latencia adicional y latencia asimétrica programables.

OTN:

• Tasa de bits constante de 25/50 GbE con codificación de 66 bits de TX y RX PCS, y aleatorización desactivada opcional.
  
• CBR de 25/50 GbE con funciones completas de MAC y PCS de 66 bits opcional.

Interfaz del sistema de usuario:

• Interfaz de administración de mapeado de memoria Avalon® (Avalon-MM) para acceder al control y los registros de estado del núcleo de PI.
  
• La interfaz de ruta de datos Avalon-ST conecta el MAC con la lógica del cliente con el inicio de fotograma en el byte más significativo (MSB) en las variaciones MAC y PCS. La interfaz para canal 100G tiene 512 bits; los canales 10/25G utilizan 64 bits cuando la capa MAC está habilitada.
• La interfaz de ruta de datos MII conecta el PCS a la lógica del cliente en variaciones solo de PCS. La interfaz para las variaciones de 100G tiene 256 bits de datos y 32 bits de control; la interfaz para variantes 10G/25G tiene 64 bits de datos y 8 bits de control.
• Control de restablecimiento de hardware y software.
• Compatible con Ethernet síncrona (SyncE), ya que proporciona una señal de salida de recuperación de datos de temporizador (CDR) a la estructura del dispositivo.

Reconfiguración dinámica:

• Compatible con reconfiguración dinámica entre diferentes velocidades de Ethernet.
• Ejemplos de diseño disponibles para facilitar la implementación.

Depuración y capacidad de pruebas:

• Bucle invertido PMA en serie opcional (TX a RX) en el transceptor en serie para autopruebas de diagnóstico.
  
• Bucle invertido paralelo opcional (TX a RX) en el MAC o en la PCS para pruebas de autodiagnóstico.
• Contadores de errores de paridad intercados en bits para monitorear los errores de bits por carril de PCS.
• Contadores de bloques de errores de RX PCS para monitorear errores durante y entre fotogramas.
• Contadores de paquetes con formato incorrecto y perdidos.
• Detección de tasa de error de bits (BER) alta para monitorear la BER de enlace en todos los carriles de PCS.
• Generación y comprobación de patrones de pruebas de inactividad aleatorizadas opcional
• Función de instantánea para capturar con precisión los valores de contadores de estadísticas.
• Capacidad de inserción de errores de TX para admitir pruebas y depuración.

Estado de IP