Ethernet FPGA IP Intel® 50G
En el núcleo Intel® FPGA IP de Ethernet 50 G se implementa la especificación Ethernet de 25 G y 50 G, el borrador 1.4 del Consorcio 25 Gigabit Ethernet y el borrador IEEE 802.3by 25 Gb Ethernet. El núcleo PI incluye una opción para admitir el transporte unidireccional según se define en la cláusula 66 del estándar Ethernet IEEE 802.3-2012. La interfaz MAC del lado del cliente para el núcleo PI de Ethernet de 50 Gbps es una interfaz de streaming Avalon® de 128 bits (Avalon-ST). Se asigna a dos transceptores de 25,78125 Gbps.
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Ethernet FPGA IP Intel® 50G
El núcleo PI ofrece control de acceso al medio (MAC) y subcapa de codificación física (PCS) estándares, y las funciones de PMA que se muestran en el siguiente diagrama de bloque. La PHY comprende PCS y PMA.
Funciones
PHY:
- Lógica de PCS soft que interactúa sin problemas con los transceptores Intel® F-Tile FPGA a 51.5621 gigabits por segundo (Gbps).
Control de la estructura de fotogramas:
- Soporte para paquetes jumbo, definidos como paquetes de más de 1500 bytes.
- Eliminación de la verificación de redundancia cíclica (CRC) de recepción (RX) y control de transferencia. Generación de CRC de Transmisión (TX).
- Opción de uso indirecto de preámbulo de RX y TX para aplicaciones que requieren transferencia propietaria de información de administración de usuarios
- Carga de trama automática de TX para cumplir la longitud mínima de trama Ethernet de 64 bytes.
Monitoreo y estadísticas de fotogramas:
- Comprobación de CRC de RX e informe de errores.
- Comprobación de SFD estricta de RX según la especificación IEEE opcional.
- Comprobación de paquetes malformados de RX según la especificación IEEE.
- La señalización de fallas opcional detecta e informa de los fallos locales y genera fallos remotos, en conformidad con la cláusula 66 del estándar Ethernet IEEE 802.3ba-2012.
- Transporte unidireccional según se define en la cláusula 66 del estándar Ethernet IEEE 802.3-2012.
Depuración y capacidad de pruebas:
- Bucle invertido local de PMA en serie programable (TX a RX) en el transceptor en serie para autopruebas de diagnóstico.
- Acceso opcional a Intel® FPGA Host Endpoint (ADME) para la depuración de enlaces en serie o monitoreo de la integridad de señal PHY.
Interfaces del sistema de usuario:
- Interfaz de administración de mapeado de memoria Avalon® (Avalon-MM) para acceder al control y los registros de estado del núcleo de PI.
- La interfaz de ruta de datos de transmisión Avalon® (Avalon-ST) se conecta a la lógica del cliente.
- Latencia de preparación de 0 ciclos de reloj para la interfaz de TX Avalon-ST.
- Control de restablecimiento de hardware y software.
Parámetros de calidad de PI
Aspectos básicos |
|
---|---|
El año en que se lanzó por primera la PI |
2017 |
Compatible con la primera versión del software Intel® Quartus Prime |
17.0 |
Código de pedido |
IP-50GEUMACPHY |
Estado |
Acceso rápido |
Las entregas para el cliente son las siguientes: Archivo de diseño (código fuente cifrado o lista de conexiones post-síntesis) Modelo de simulación para ModelSim*: Intel FPGA Edition Limitaciones de tiempo o diseño Documentación con control de revisión Archivo Léame |
Y |
Cualquier producto adicional Para los clientes provistos con IP |
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GUI de parametrización que permite al usuario final configurar IP |
Y |
La PI está habilitada para el soporte del modo de evaluación de Intel FPGA IP |
Y |
Idioma de origen |
Verilog |
Idioma de herramienta de prueba |
|
Se proporcionan los controladores del software |
N |
Compatibilidad con el sistema operativo (SO) de controladores |
|
Implementación |
|
Interfaz de usuario |
Avalon®-ST (ruta de datos), Avalon-MM (administración) |
metadatos IP-XACT |
N |
Verificación |
|
Compatible con simuladores |
Mentor Graphics*, Synopsys*, Cadence* |
Hardware validado |
Dispositivos Intel® Arria® 10 GT e Intel® Stratix® 10 con H-Tile(s) |
Se realizan las pruebas de cumplimiento de estándares de la industria |
N |
De ser así, ¿cuáles? |
|
De ser así, ¿en cuál de los dispositivos FPGA Intel®? |
|
De ser así, fecha de cuándo se realizó |
|
De no ser así, ¿se planificó? |
Y |
Interoperabilidad |
|
Se realizaron pruebas de interoperabilidad en la PI |
Y |
De ser así, ¿en qué dispositivos FPGA Intel®? |
Dispositivo Intel® Arria® 10 GT |
Hay informes de interoperabilidad disponibles |
N |
Enlaces relacionados
Documentación
- Notas de la versión de núcleo IP FPGA Intel® Stratix® 10 H-Tile Hard IP para Ethernet
- Ejemplos de diseño de hardware generados de manera dinámica con el software Intel® Quartus® Prime para probar fácilmente su configuración personalizada
- Para las FPGAs Intel® Arria® 10: Guía del usuario de ejemplo de diseño de Ethernet 50 G
- Para las FPGAs Intel® Stratix® 10: Guía del usuario de ejemplo de diseño de Intel® Stratix® 10 H-Tile hard IP para Ethernet
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