Ethernet FPGA IP Intel® de 25G

Este núcleo PI implementa la especificación Ethernet de 25G y 50G, borrador 1.4 del Consorcio 25 Gigabit Ethernet. El núcleo PI incluye una opción para admitir el transporte unidireccional según se define en la cláusula 66 del estándar Ethernet IEEE 802.3-2012. La interfaz del lado del cliente de control de acceso al medio (MAC) para el núcleo PI de 25GbE es una interfaz de transmisión Avalon® (Avalon-ST) de 64 bits. Se asigna a un transceptor de 25,78125 Gbps. El núcleo PI incluye de manera opcional la corrección de errores hacia adelante (FEC) Reed-Solomon para soportar el cable de cobre de conexión directa (DAC).

Leer la guía de usuario de Ethernet 25G de PI FPGA Intel® Arria® 10 ›

Leer la guía de usuario de Ethernet 25G de PI FPGA Intel® Stratix® 10 ›

Lea la guía del usuario de ejemplo de diseño de FPGA Intel® Arria® 10 IP Ethernet 25 G ›

Lea la guía de usuario de ejemplo de diseño de FPGA Intel® Stratix® 10 IP Ethernet 25 G ›

Ethernet FPGA IP Intel® de 25G

El núcleo PI FPGA Intel® Ethernet 25 G con varias características opcionales también está disponible como hard PI en dispositivos Intel® Stratix® 10 con E-Tiles. Se pueden encontrar más detalles en la página PI hard E-Tile para Ethernet.

Funciones

PHY:

  • Lógica PCS blanda que interactúa sin problema con los transceptores seriales de FPGA Intel® Stratix® 10 de 25,78125 gigabits por segundo (Gbps) o 10,3125 Gbps.
  • Soporte para la reconfiguración dinámica entre las velocidades de datos Ethernet de 25,78125 Gbps y 10,3125 Gbps.
  • Corrección de errores hacia adelante (FEC) de Reed-Solomon opcional.

Control de la estructura de fotogramas:

  • Soporte para paquetes jumbo, definidos como paquetes de más de 1500 bytes.
  • Eliminación de la CRC de recepción (RX) y control de transferencia.
  • Generación e inserción de CRC de transmisión (TX).
  • Opción de uso indirecto de preámbulo de RX y TX para aplicaciones que requieren transferencia propietaria de información de administración de usuarios
  • Carga de trama automática de TX para cumplir la longitud mínima de trama Ethernet de 64 bytes.

Monitoreo y estadísticas de fotogramas:

  • Comprobación de CRC de RX e informe de errores.
  • Comprobación de paquetes malformados de RX según la especificación IEEE.
  • Contadores de estadísticas opcionales.
  • La señalización de fallas opcional detecta e informa de los fallos locales y genera fallos remotos, en conformidad con la cláusula 66 del estándar Ethernet IEEE 802.3ba-2012.
  • Transporte unidireccional según se define en la cláusula 66 del estándar Ethernet IEEE 802.3-2012.

Control de flujo:

  • Control de flujo según cláusula 31 del estándar IEEE 802.3 y basado en la prioridad IEEE 802.1Qbb.

Compatibilidad con el protocolo de tiempo de precisión:

  • Compatibilidad opcional para el protocolo de sincronización de reloj de precisión (1588 PTP) del estándar IEEE 1588-2008. Esta función admite la velocidad de funcionamiento de PHY con una precisión de marca de tiempo constante de ± 3 ns y una precisión de marca de tiempo dinámica de ± 1 ns.

Depuración y capacidad de pruebas:

  • Bucle invertido local de PMA en serie programable (TX a RX) en el transceptor en serie para autopruebas de diagnóstico.
  • Capacidad de inserción de errores TX.
  • Acceso opcional a Altera Debug Master Endpoint (ADME) para la depuración del enlace serie o el monitoreo de la integridad de la señal de PHY.

Interfaces del sistema de usuario:

  • Interfaz de administración de mapeado de memoria Avalon® (Avalon-MM) para acceder al control y los registros de estado del núcleo de PI.
  • La interfaz de ruta de datos de transmisión Avalon® (Avalon-ST) se conecta a la lógica del cliente.
  • Latencia de preparación configurable de 0 o 3 ciclos de reloj para la interfaz TX Avalon-ST.
  • Control de restablecimiento de hardware y software.

Estado de IP

Estado

Producción
Códigos de pedido

Ethernet FPGA IP Intel® de 25G

IP-25GEUMACPHY (Arria® 10)
IP-25GEUMACPHY (Intel® Stratix® 10): Sin FEC, sin compatibilidad con PTP
IP-25GEUMACPHYF (Intel® Stratix® 10): Sin FEC, con compatibilidad con PTP
IP-25GEUMACPHYFC (Intel® Stratix® 10): Con FEC, sin compatibilidad con PTP
IP-25GEUMACPHYFFC (Intel® Stratix® 10): Con FEC, con compatibilidad con PTP
Ver todos Mostrar menos

Recursos adicionales

Encontrar PI

Encuentre el núcleo de propiedad intelectual Altera® FPGA adecuado para sus necesidades.

Asistencia técnica

Para obtener asistencia técnica sobre este núcleo de PI, visite Recursos de asistencia o Asistencia técnica Premier Intel®. También puede buscar temas relacionados con esta función en el Centro de conocimiento y en las Comunidades.

Evaluación y compra de PI

Información sobre el modo de evaluación y la compra para núcleos de propiedad intelectual Altera® FPGA.

IP Base Suite

Licencias gratuitas para Altera® FPGA IP Core con una licencia activa para el software Quartus® Prime Standard o Pro Edition.

Ejemplos de diseño

Descargue ejemplos de diseño y diseños de referencia para dispositivos Altera® FPGA.

Comuníquese con ventas

Póngase en contacto con el departamento de ventas para cubrir sus necesidades de diseño y aceleración con productos FPGA Altera®.

Mostrar más Mostrar menos
Comparar productos