1G/10Gb Ethernet PHY Intel® FPGA IP
El núcleo de propiedad intelectual (PI) PHY Ethernet 1G/10G FPGA Intel® admite la funcionalidad tanto de la subcapa de codificación física (PCS) estándar como de la PCS 10G de mayor velocidad de datos con una conexión al medio físico (PMA) apropiada. La PCS estándar implementa el protocolo 1GbE, según se define en la cláusula 36 del estándar IEEE 802.3 del 2005 y también admite la negociación automática tal como se define en la cláusula 37 del estándar IEEE 802.3 2005. La PCS 10G implementa el protocolo Ethernet 10G según se define en el estándar IEEE 802.3 2005.
Leer la guía de usuario del núcleo PI PHY del transceptor de serie V ›
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1G/10Gb Ethernet PHY Intel® FPGA IP
El usuario puede cambiar de forma dinámica entre la PCS de 1G y 10G mediante el núcleo del controlador de reconfiguración del transceptor de PI FPGA Intel® para reprogramar el núcleo. Este núcleo PI apunta a aplicaciones 1G/10GbE, incluyendo interfaces de red a módulos enchufables SFP+ de doble velocidad 1G/10GbE, dispositivos PHY externos de cobre 1G/10GbE 10GBASE-T a cables de par trenzado blindado CAT 6/7 e interfaces de chip a chip.
Funciones
- PCS y PMA de Ethernet SGMII integrada / 1000BASE-X / 10 GBASE-R (10 M- 10 Gb)
- Interfaz interna directa con MAC 1G/10GbE (10M-10GbE) de Intel® FPGA para una solución completa de un único chip.
- Velocidades de datos 1 G/10 Gb seleccionables por el usuario durante el tiempo de ejecución o detección automática de la velocidad (parallel-detect) entre 1 Gb y 10 Gb y reconfiguración por PI PHY, o selección de la velocidad de datos entre 10/100/1000 Mb con función de autonegociación de Ethernet.
- Opciones de 10 Gb, 1 G/10 GbE y 10 M-10 GbE (SGMII/1 G/10 GbE).
- Opción IEEE 1588 v2.
- Opción Ethernet síncrono (Sync-E).
- La señal de salida de reloj recuperada del transceptor serial de recuperación de reloj y datos (CDR) se expone a la estructura de la FPGA para su enrutamiento a un bucle de bloqueo de fase (PLL) con limpieza de fluctuaciones Sync-E
- Entradas de reloj de referencia PLL separadas para el transmisor (TX) y el receptor (RX) del transceptor en serie para permitir que el PLL externo opcional de limpieza de fluctuaciones alimente el reloj limpio a la entrada del reloj de referencia TX PLL.
- Detección de estado de falla del enlace de recepción.
- Bucle de retorno serial local desde el transceptor al receptor en el transceptor serial para pruebas.
- Interfaces de sistema interno de alto desempeño.
- Interfaces GMII y XGMII de velocidad de datos única (SDR) a MAC 1G/10 GbE (10M-10 GbE), 8 bits a 125 MHz, y 72 bits a 156,25 MHz respectivamente para transferencia de datos.
- Interfaz de 32 bits de Intel® FPGA Avalon Memory-Mapped (Avalon-MM) para administración de dispositivos secundarios.
Estado de IP
Estado |
Producción |
Códigos de pedido |
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1G/10Gb Ethernet PHY Intel® FPGA IP |
IP-10GBASEKRPHY |
Núcleo PI PHY del transceptor de la serie V |
IP-10GMRPHY |
Enlaces relacionados
Documentación
- Solución PHY 1G/10 GbE y 10M-10 GbE completa disponible para comenzar rápidamente sus diseños
- Nivel de transferencia de registros (RTL) y simulación funcional posterior al ajuste para simuladores VHDL y Verilog HDL compatibles con FPGA Intel®.
- Banco de pruebas de verificación y ejemplo de diseño de MAC de 1G/10 GbE y 10M-10 GbE, y PHY de 1G/10 GbE y 10M-10 GbE.
- Configuración y generación a través del editor de parámetros basado en GUI.
- Las cifras típicas esperadas de desempeño y de utilización de los recursos para este núcleo PI se proporcionan en la guía de usuario del núcleo PI PHY del transceptor de serie V.
- Notas de la versión de PI FPGA Intel® ›
Placas de desarrollo
Asistencia para dispositivos
- Se admiten configuraciones de 10 M a 1 G en todas las familias de FPGA con transceptores.
- Las configuraciones 1G/10G son compatibles en:
- FPGAs Intel® Arria® 10 ›
- FPGAs Stratix® V ›
- FPGA Arria® V ›
- FPGAs Stratix® IV ›
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