El kit de desarrollo de Integridad de Señal (SI) del transceptor Stratix® V GX proporciona una plataforma para pruebas de conformidad eléctrica y análisis de interoperabilidad. La accesibilidad a múltiples canales permite realizar análisis del mundo real, tal como se implementó en el sistema, con canales de transceptor disponibles mediante conectores de SMA y los populares backplane. Puedes utilizar este kit de desarrollo para realizar las siguientes tareas:

  • Evaluar el desempeño del enlace del transceptor desde 600 Mbps a 12,5 Gbps
  • Generar y comprobar patrones de secuencia binaria pseudo-aleatoria (PRBS) mediante una GUI simple de utilizar (no requiere del software Intel® Quartus® Prime)
  • Acceder a una ecualización avanzada para afinar los ajustes del enlace para una óptima tasa de error de bits (BER)
  • Realizar análisis de distorsiones
  • Verificar la conformidad de la conexión al medio físico (PMA) con los estándares 10GbE, 10GBASE-KR, PCI Express* (PCIe) (Gen1, Gen2, and Gen3), Serial RapidIO*, Gigabit Ethernet, 10-Gigabit Ethernet XAUI, Common Electrical I/O (CEI) 6G, CEI-11G, interfaz digital serial de alta definición (HD-SDI), Interlaken, y otros estándares importantes.
  • Utilizar los conectores backplane de alta velocidad incorporados para evaluar el desempeño personalizado del backplane y evaluar la BER del enlace.

Nota:

El comprador declara que es un desarrollador de productos, un desarrollador de software o un integrador de sistemas y reconoce que este producto es un kit de evaluación que no está autorizado por la FCC, que está disponible solo para la evaluación y el desarrollo de software y que no puede ser revendido.

Contenido del kit de desarrollo

El kit de desarrollo de SI del transceptor, Stratix® V GX Edition tiene las siguientes características:

  • Placa de desarrollo Stratix® V GX
  • Dispositivo presentado
  • 5SGXEA7N2F40C2N
  • Estado de configuración y elementos de ajuste
  • JTAG
  • Cable de descarga Intel® FPGA integrado
  • Configuración paralela rápida pasiva (FPP) mediante el dispositivo MAX® II y la memoria flash
  • Almacenamiento de dos archivos de configuración
  • Circuito de medición de temperatura (de la matriz y la temperatura ambiente)
  • Relojes
  • Osciladores programables de 50 MHz, 125 MHz (valores preestablecidos: 624 MHz, 644,5 MHz, 706,25 MHz y 875 MHz)
  • Conectores SMA para proporcionar un reloj diferencial externo para el reloj de referencia del transceptor
  • Conectores SMA para proporcionar un reloj diferencial externo a la estructura de la FPGA
  • Conectores SMA para dar salida a un reloj diferencial desde el pin de salida del bucle de bloqueo de fase (PLL) del FPGA
  • Entrada/salida de usuario general
  • Circuito integrado de Ethernet (RGMII) de 10-/100-/1000-Mbps con conector RJ-45 (cobre)
  • LCD de 16x2 caracteres
  • Un interruptor DIP de 8 posiciones
  • Ocho LEDs de usuario
  • Cuatro botones pulsadores de usuario
  • Dispositivos de memoria
  • Memoria flash de sincronización de 128 megabytes (MB) (principalmente para almacenar configuraciones de FPGA)
  • Interfaces seriales de alta velocidad
  • Siete canales de transceptor full-duplex enrutados a conectores SMA
  • Traza corta enrutada en una micro-strip
  • Seis canales strip-line con todas las longitudes de traza emparejados a través de los canales
  • 21 canales de transceptor full-duplex enrutados al conector backplane
  • Siete canales al conector Molex* Impact*
  • Siete canales a Amphenol* XCedee*
  • Siete canales a huella de Tyco Strada* Whisper* (el conector no está rellenado)
  • Alimentación
  • Entrada CC de laptop
  • Margen de tensión
  • Contenido de software del kit de desarrollo de SI del transceptor Stratix® V GX
  • Paquete de diseño completo de Intel (descargar desde el Centro de descarga para FPGAs)
  • Software Intel® Quartus® Prime, que incluye la compatibilidad con FPGAs Stratix® V
  • Licencia de 1 año incluida
  • Nios® II Embedded Design Suite
  • La biblioteca de propiedad intelectual (IP) Intel® FPGA incluye PCIe, Ethernet de triple velocidad, la interfaz digital serial (SDI) y núcleos Intel® FPGA IP de controlador de alto desempeño DDR3 SDRAM
  • Evaluación de IP disponible a través de Intel® FPGA IP Evaluation Mode
  • Portal de actualización de la placa
  • Con servidor web Nios® II y actualización del sistema remoto
  • Sistema de prueba de la placa basado en GUI
  • Interfaces a la PC a través de JTAG
  • Ajustes de PMA controlables por el usuario (preénfasis, ecualización, etc.)
  • Indicación de estado (errores, BER, etc.)
  • Documentación completa
  • Guía del usuario
  • Manual de referencia
  • Archivos de diseño y esquemas de la placa