Diseño militar, aeroespacial y gubernamental de FPGA
Ejemplos de diseño de Direct RF
Vea los videos destacados o lea las notas sobre las soluciones.
Video de diseño de funciones de agilidad y banda ancha para las FPGAs Intel® serie Direct RF
Video de ejemplo de diseño de cabina ADC/DAC
Video de ejemplo de diseño de canalizador de banda ancha
Video de ejemplo de diseño de formador de haz con retardo de tiempo
Notas de soluciones |
Descripción |
Funciones |
Aplicaciones |
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Para ayudar a los nuevos usuarios a comprender rápidamente las capacidades de Direct RF FPGA y permitir la capacidad de evaluación lista para usar, Altera desarrollado un ejemplo de diseño de cabina de convertidor analógico a digital (ADC) o convertidor digital a analógico (DAC). Este diseño cuenta con una interfaz gráfica de usuario (GUI) para explorar y configurar los bloques de mosaicos analógicos con varias configuraciones. Estos incluyen la configuración de los modos de decimación o interpolación de los convertidores hacia arriba / abajo, la frecuencia central del curso y los afinadores, la configuración de modos de bucle invertido, la frecuencia de muestreo, etc. |
Frecuencia de muestreo de hasta 64 GSPS Configuración de NCO Configuración de los modos de decimación/interpolación Visor de formas de onda ADC Generador de formas de onda DAC Sincronización de varios puertos Caracterización del desempeño de RF Stratix® kits de desarrollo 10 AX FPGA y Agilex™ 9 |
Evaluación de ADC/DAC
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Altera desarrollado un ejemplo de diseño de canalizador de banda ancha para mostrar las capacidades de Direct RF FPGA. Este diseño cuenta con un banco de filtros polifásico desarrollado utilizando una herramienta de diseño DSP Builder orientada a desarrolladores DSP. Los datos del convertidor analógico a digital (ADC) se transmiten al bloque canalizador, que incluye un prototipo de filtro polifásico y un bloque FFT de 64 fases 64. | Frecuencia de muestreo 64 GSPS Visor espectral dinámico Visor de espectrogramas DSP Builder Kits de desarrollo Stratix® 10 AX FPGA y Agilex™ 9 FPGA |
Contramedidas electrónicas Equipos de prueba y medición Sistemas de comunicación |
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Formador de haz con retardo de tiempo | La formación digital de haces con retardo de tiempo ofrece una resolución angular arbitraria, haces simultáneos en ángulos diferentes y no compromete la calidad. Este diseño presenta un filtro remuestreador de retardo fraccional de frecuencia de muestra en el motor de retardo de tiempo desarrollado utilizando la herramienta de diseño DSP Builder orientada a desarrolladores de DSP. Hay cuatro instancias del motor de retardo de tiempo para admitir cuatro haces simultáneos, en los que cada haz es independiente y se controla por separado. |
Frecuencia de muestreo 64 GSPS Matriz de 8 elementos de recepción 14 haces con un ancho de banda de 1,6 GHz Filtro de retardo fraccional Sincronización de matriz en fase de recepción DSP Builder |
Matriz activa escaneada electrónicamente (AESA) Radar y sonar Comunicación de banda ancha Radioastronomía |
Sincronización de varios dispositivos | Para mostrar la capacidad de sincronización de FPGA Direct RF, Altera desarrollado un ejemplo de diseño de sincronización de múltiples dispositivos. Este diseño demuestra el vínculo de latencia determinista entre dos nodos de convertidor analógico a digital (ADC) o de convertidor digital a analógico (DAC) mediante el protocolo de JESD204C subclase 1, la alineación de latencia y la alineación de fase entre diferentes puertos en dispositivos locales y remotos. | Frecuencia de muestreo de 51,2 GSPS Sincronización de matriz en fase de recepción y transmisión Interconexión de FPGA determinista |
Matriz activa escaneada electrónicamente (AESA) Radar y sonar Contramedidas electrónicas |
Funciones de banda ancha y agilidad | El ejemplo de diseño de las características de banda ancha y agilidad demuestra la capacidad del salto de frecuencia en la FPGA de RF directa y cómo esta capacidad, combinada con la supervisión de banda ancha, puede ser una ventaja significativa para ciertas aplicaciones. | Compatibilidad con frecuencia de muestreo de 64 GSPS Receptor primario de banda ancha: IBW de 32 GHz Secundaria de banda estrecha: IBW de 4 GHz Salto de frecuencia de agilidad Flujo de calibración de ADC de agilidad Medición de latencia en tiempo de ejecución Visor de señales Kits de desarrollo Stratix® 10 AX FPGA y Agilex™ 9 FPGA |
Sistemas de radar Sistemas de guerra electrónica (EW) Sistemas de comunicación |
Clasificación de formas de onda | FPGA AI Suite se puede utilizar en FPGA diseño para procesar un flujo en tiempo real de una señal analógica. Altera desarrollado un ejemplo de clasificación de formas de onda que utiliza una red neuronal especialmente entrenada para clasificar el tipo de modulación de señal de RF. La señal modulada analógica se muestrea mediante un convertidor integrado analógico/digital, que pasa por el preprocesamiento de la señal digital y se introduce en FPGA IP de AI Suite, donde se ejecuta la inferencia de redes neuronales. | 1 canal RX en Stratix 10 AX A-Tile en modo x32 a 48 GSPS Aplicación integrada que utiliza FPGA de sistema integrado en chip con FPGA IP de AI Suite Clasifique las señales de RF en tiempo real utilizando una red neuronal convolucional con FPGA IP y OpenVINO AI Suite Preprocesamiento de transmisión con aumento de datos en línea Conjunto de datos EagleNet con 7 clases de forma de onda: AM, FM, CW, OFDM, QPSK, Rampa, ruido de fondo Kit de desarrollo FPGA Stratix® 10 AX |
Radar y contramedidas electrónicas Sistemas de comunicación |
Formador de haz adaptativo MVDR | En este ejemplo de diseño, se implementa el algoritmo MVDR. La formación de haz adaptativo MVDR utiliza métodos de inversión de matriz de muestra (SMI), que determinan los pesos del conjunto de antenas directamente a partir de la observación. La solución adaptativa se encuentra utilizando un solucionador lineal de descomposición QR implementado en matemáticas de punto flotante en el FPGA. Los datos en tiempo real se muestrean utilizando una serie de convertidores analógicos/digitales integrados y se procesan utilizando IP desarrollada utilizando el lenguaje DPC ++. | Formador de haz adaptativo MVDR Admite una matriz de ocho elementos Flujo SYCL HLS Kit de desarrollo FPGA Stratix® 10 AX |
Radar y contramedidas electrónicas Sistemas de comunicación |
Contenido destacado
Ejemplos de diseño de aplicaciones
Los siguientes ejemplos de diseño contienen diseños altamente parametrizados con simulación o implementación en hardware que funcionan con una placa de desarrollo de FPGA Altera.
Hoja de especificaciones |
Descripción |
Funciones |
Aplicaciones |
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El ejemplo de diseño de Marine Radar muestra la implementación de una compleja canalización de procesamiento de señales digitales en la FPGA Agilex™ 5. La implementación se realiza con la herramienta DSP Builder, que acelera la productividad del diseñador y ofrece el mejor desempeño DSP de su clase en la FPGA. |
Frecuencia portadora de banda X: 9,410 MHz Rango, anchura de pulsación, ancho de banda y frecuencia de repetición de pulso configurados en el script de configuración de MATLAB* Formación de haz TX/RX con escaneo de haz de -60° a 60° GUI de host de MATLAB para programación FPGA, configuración de parámetros y visualización de patrones de radar Emulación de señal de radar con la caja de herramientas del sistema MATLAB Phased Array y la caja de herramientas Radar Kit de desarrollo premium de FPGA Agilex™ 5 serie E 065B |
Radar y contramedidas electrónicas Radar meteorológico Teledetección y cartografía |
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Este ejemplo de diseño demuestra la implementación eficiente de un banco de filtros de síntesis, conocido como canalizador inverso. Muestra una implementación parametrizable en DSP Builder que se puede ajustar a las aplicaciones del usuario final. El funcionamiento del banco de filtros se muestra en una aplicación de radio cognitiva, donde se requiere una reconstrucción perfecta de la señal. |
Frecuencia de muestreo: 4 GSPS Modulación: QPSK / 64QAM / 64QAM Tasa de símbolo: 0.125 / 0.25 / 0.5 / 1.0 / 2.0 / 4.0 GSPS (factor de roll-off: 0.15 / 0.25 / 0.5) Número de canal: 64 / 128 / 256 reconfigurable en tiempo de ejecución Procesamiento de frecuencias para una aplicación de radio cognitiva Visor de señales Kit de desarrollo de FPGA Agilex™ 7 |
Procesamiento de frecuencias para una aplicación de radio cognitiva Procesamiento de audio e imagen Radar Sistema de guerra electrónica (EW) |
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Canalizador con sobremuestreo y superposición espacial de entradas |
Este es un subconjunto de un canalizador de sobremuestreo SSR de banda ancha. La arquitectura de implementación de un canalizador de sobremuestreo puede ser muy diferente dependiendo de la frecuencia de muestreo de entrada, el número de canales y el número de muestras superpuestas. En esta arquitectura, el número de canales FFT es bajo y el número de muestras superpuestas es menor que el número de rutas paralelas. Las entradas superpuestas ocurren a través de rutas paralelas, de ahí el término "superposición espacial". |
Arquitectura paralela eficiente Entrada compleja o real Reloj de funcionamiento independiente de la frecuencia de muestreo |
Contramedidas electrónicas Radar Sistemas de comunicación |
Este diseño cuenta con un banco de filtros polifásico desarrollado utilizando la herramienta de diseño DSP Builder orientada a desarrolladores DSP. Los datos del generador de señales en chip se transmiten a un bloque canalizador que incluye el conmutador, los filtros polifásicos, la unidad de desplazamiento circular y el bloque FFT. La salida capturada del canalizador se carga en el host y se presenta a los espectadores mientras se muestran algunas métricas clave de calidad de la señal. El diseño del canalizador sobremuestreado incluye un generador de señales en chip, que puede proporcionar estímulos programables al sistema del canalizador, lo que hace que el ejemplo de diseño se ejecute sin un generador de señales externo y ADC. |
Compatibilidad con la frecuencia de muestreo: 24 GSPS Admite 256 canales Infraestructura de procesamiento de señales polifásicas Vista dinámica del espectro/espectrograma Vista de la forma de onda en el dominio del tiempo Mediciones de desempeño de la radiofrecuencia Generador de señales en chip Kit de desarrollo de FPGA Agilex™ |
Radar y contramedidas electrónicas Equipos de prueba y medición Sistemas de comunicación |
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El diseño de ejemplo del formador de haz adaptativo MVDR muestra una implementación eficiente de la formación de haz adaptativo en FPGAs. El formador de haz adaptativo logra una calidad de señal óptima desde la dirección deseada, mientras que suprime la interferencia de la dirección no deseada. MVDR se basa en el método de inversión de matriz de muestra, donde los pesos de formación de haces se calculan basándose en la observación directa del medio ambiente. |
Algoritmo de MVDR Matriz en fase lineal Tamaño de matriz 8 y 64 Adaptación multihaz Intel Code Builder para la interfaz de programación de aplicaciones (API) de OpenCL™ (API) Kit de desarrollo Arria® 10 FPGA |
Radar Sonar Contramedidas electrónicas Sistemas de comunicación Matrices de micrófonos |
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Channelizer es un receptor de banda ancha que divide un ancho de banda amplio en bandas de interés individuales. Como resultado de la ganancia de procesamiento, las señales de baja relación señal/ruido (SNR) se pueden detectar de manera confiable en subcanales individuales. |
IP de transformada rápida de Fourier (FFT) de frecuencia de super muestra programable IP de banco de filtros polifásico programable FFT optimizado para muestras de entrada reales Interfaz JESD204B para dispositivos analógicos * Convertidor analógico a digital (ADC) de doble canal de 14 bits 3GSPS AD9208 Stratix® 10 FPGA |
Sistemas de comunicación de banda ancha Sistema de cable Equipo de medición |
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El diseño de ejemplo de clasificación de forma de onda de radar está diseñado para reconocer firmas micro-Doppler únicas de diferentes objetivos utilizando un modelo de red neuronal convolucional (CNN). | Clasificación micro-Doppler Reconocimiento de forma de onda de radar en tiempo real Distribución Intel del kit de herramientas OpenVINO™ Placa del kit de desarrollo de FPGA Arria® 10 |
Vehículos autónomos Radar de vigilancia para uso militar Robótica |
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Formación de imágenes en un radar de apertura sintética (SAR) |
El radar de apertura sintética (SAR) es una técnica utilizada en los radares modernos para adquirir imágenes de escena de alta resolución. Altera FPGAs están habilitando dicha tecnología incluso bajo estrictas restricciones de SWaP. |
Formación de imágenes de retroproyección global Arquitectura de matriz eficiente y escalable Punto flotante en FPGA Stratix® 10 FPGA |
Radar de apertura sintética (SAR) Sonar de apertura sintética (SAS) |
La segmentación semántica se utiliza en una variedad de aplicaciones robóticas de navegación automática. El uso consiste en clasificar el tipo de objeto al que pertenece cada píxel de la imagen. Este ejemplo muestra la detección y segmentación de casas a partir de imágenes aéreas. |
Mini demostración de segmentación semántica basada en U-Net Kit de desarrollo Arria 10 FPGA Conjunto de datos SpaceNet Intel Distribution of OpenVINO toolkit |
Aprendizaje profundo Navegación: Vigilancia optica Imagen de satélite |
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El ejemplo de diseño de memoria RF digital monobit demuestra el uso de FPGAs con transceptores integrados de alta velocidad como una etapa front-end de banda ancha. |
Receptor/transmisor monobit Ancho de banda instantáneo de 12,5 GHz Interpolación de colores digital Canalizador digital Stratix® 10 FPGA |
Contramedidas electrónicas Inteligencia de señales (COMINT / ELINT) Sistemas de comunicación |
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El ejemplo de diseño de seguridad basada en particiones muestra una forma segura de asignar claves de seguridad a varias regiones parciales cifradas en el FPGA. |
Reconfiguración parcial segura (PR) Soporte simultáneo para la tecla programable de un solo uso (OTP) y la tecla respaldada por batería Herramienta de seguridad QCrypt Configuración de PR desde un flash EPCQ Arria® 10 FPGA con el kit de desarrollo SoC |
Centro de datos / tenencia múltiple Automotores Placas de productos comerciales (COTS) de comunicaciones seguras Aplicaciones que requieren seguridad de múltiples niveles |
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Este ejemplo de diseño demuestra el procesamiento Doppler de pulso. En una aplicación de radar típica, las frecuencias Doppler deben calcularse e identificarse. Esto se hace calculando FFT a través de múltiples pulsos de radar coherentes. Debido al patrón inherente de escritura/lectura de las memorias dinámicas, la operación de giro en esquina es ineficaz. Este diseño muestra cómo mitigar el cuello de botella de rendimiento causado por el giro de esquina. |
Implementación eficiente para superar las dificultades y comenzar a mejorar Punto fijo y punto flotante Ejemplo FFT para Doppler de pulso |
Contramedidas electrónicas Radar |
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Este diseño de referencia incluye la generación de una señal de ruido gaussiano de banda ancha utilizando un enfoque polifásico. El procesamiento de señales subsiguiente le permite rellenar sólo las bandas espectrales deseadas con magnitudes definidas a medida para cada banda. |
Fuente de ruido gaussiano de banda ancha - 2,5 GHz Bancos de filtros digitales Resolución espectral fina < 2,5 MHz Control dinámico de banda y magnitud Procesamiento de punto flotante en FPGA Arria® 10 FPGA AD9162 - Convertidor digital a analógico (DAC) 5GSPS con interfaz JESD204B |
Contramedidas electrónicas Radar Sistemas de comunicación Simulaciones aceleradas por hardware |
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La demostración de formación de haces de FFT genera múltiples haces simultáneamente para el filtrado espacial. Esto se traduce en un mejor desempeño, que es un requisito esencial para los sistemas en tiempo real. |
IP de FFT de frecuencia de super muestra programable Matriz lineal de focalización de formación de haz FFT Matriz plana de focalización de formación de haz FFT |
Radar Radiología Radioastronomía |
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El ejemplo de diseño de Solucionador de descomposición QR es una implementación parametrizable diseñada para resolver varios tamaños de matriz. El algoritmo basado en QR tiene una buena estabilidad numérica y puede resolver sistemas de ecuaciones rectangulares sobredeterminadas. El algoritmo es uno de los primeros diseños complejos de referencia de punto flotante que destaca la viabilidad y el desempeño de la IP de punto flotante en FPGA. |
Solucionador de sistemas de ecuaciones lineales IP parametrizable y escalable Aceleración de la capacidad de proceso Eficiencia energética Punto flotante |
Algoritmo STAP de radar y sonar Formador de haz adaptativo Computación científica Filtrado adaptativo |
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El filtro de Kalman extendido (EKF) se implementa en el FPGA SoC Cyclone® V. Utiliza de manera eficiente una arquitectura híbrida, donde una parte del algoritmo se descarga a la estructura FPGA para aumentar el desempeño general del sistema y descargar el procesador Arm*. |
IP del coprocesador de matriz Duplica el desempeño del sistema de la CPU Huella de FPGA compacta FPGA Cyclone® V SoC |
Radar y sonar Orientación y navegación Sensores de navegación inerciales Fusión de sensores Control de motores |
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El ejemplo de diseño del solucionador de descomposición Cholesky es una implementación parametrizable diseñada para resolver varios tamaños de matriz. El algoritmo basado en Cholesky puede resolver casos privados de sistemas de ecuaciones cuadradas, de una manera más eficiente que otros algoritmos como QR. El algoritmo es uno de los primeros ejemplos complejos de diseño de punto flotante que destaca la viabilidad y el desempeño de IP de punto flotante en FPGA. |
Solucionador de sistemas de ecuaciones lineales IP parametrizable y escalable Aceleración de la capacidad de proceso Eficiencia energética Punto flotante |
Algoritmo STAP de radar y sonar Formador de haz adaptativo Computación científica Filtrado adaptativo |
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El ejemplo de diseño de Formación de haz de retardo de tiempo se implementa en el kit de desarrollo DSP Stratix® V. El retardo de tiempo real se logra mediante un filtro de retardo fraccional con resolución fina arbitraria. El ejemplo de diseño cubre un sistema de radar de impulsos de transmisión y recepción simple pero completo con 32 elementos de matriz en fase. |
Formación de haz de banda ancha Ángulo de dirección arbitrario Diseño escalable |
Matriz activa escaneada electrónicamente (AESA) Radar, sonar Radiotelescopio de matriz en fase Contramedidas electrónicas |
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En un radar de impulsos típico, la compresión de impulsos correlaciona la señal recibida con una forma de onda conocida para aumentar la resolución de rango y la SNR. Este ejemplo de diseño demuestra la compresión de pulsos con la técnica Overlap-and-Save. |
Aumento de la resolución del alcance del radar de pulso Aumentar la SNR de detección Convolución rápida basada en FFT |
Contramedidas electrónicas Radar |
Archivo de video
Segmentación semántica de SpaceNet *
Segmentación de imágenes satelitales para clasificar el tipo de objeto al que pertenece cada píxel de la imagen. Este ejemplo muestra la detección y segmentación de viviendas a partir de imágenes aéreas implementadas en FPGAs Intel®.
Diseño basado en modelos
El Generador de DSP para dispositivos FPGA Intel® es una herramienta basada en modelos para sintetizar bloques de procesamiento de DSP e IP en FPGA. Este video muestra el típico flujo de diseño de DSP y cómo el flujo basado en el Generador de DSP ofrece una gran mejora de la productividad para los diseñadores de sistemas.
Clasificación de forma de onda de radar
Una de las tareas habituales en las aplicaciones de defensa es extraer parámetros y clasificar formas de onda. En este video mostraremos cómo se utilizó la FPGA Intel® para realizar la clasificación de objetos en un radar mediante retornos de señal microDoppler.