Implementa diseños DSP de alto desempeño

La versión más reciente de DSP Builder cuenta con la capacidad avanzada de conjuntos de bloques, que permite una síntesis de Simulink impulsada por temporización. Esta tecnología te permite hacer implementaciones de diseño de alto desempeño, al ejecutar con un desempeño casi máximo de FPGA en cuestión de minutos; compara eso con las horas, si no es días, que se requieren para optimizar el código HDL a mano.

Con el DSP Builder Advanced Blockset, la creación de cadenas complejas de procesamiento digital de señales (DSP) de alto desempeño es tan simple como uno, dos tres:

  1. Configura las restricciones necesarias del sistema: En este caso, la velocidad del temporizador para un filtro tipo FIR de 6 canales y 128 tap se establece en Simulink en 403 MHz.
  2. Elije la familia de FPGA objetivo: Ya que diferentes familias de dispositivos pueden tener distintas arquitecturas de bloques DSP, esta información se debe incorporar mediante la herramienta de síntesis.
  3. Haz clic en RUN.

Figura 1. Crea un filtro de alto desempeño en tres simples pasos.

DSP Builder Advanced Blockset sintetiza la descripción de Simulink de la cadena de señales, tomando en cuenta las restricciones especificadas para el temporizador del sistema, que en este caso es 403,2 MHz. Mediante el uso de los modelos con temporizador integrado para cada FPGA, y con el desempeño de los bloques de IP, la herramienta agrega los registros de canal y la lógica de control, según sea necesario, para alcanzar la velocidad proporcionada para el temporizador.

El resultado (que se muestra en la Figura 2) es un filtro FIR de seis canales con un desempeño de sistema realizado de 408 MHz, sin tocar el código HDL.

Figura 2. Código de HDL optimizado de temporizador automáticamente generado

Esta nueva capacidad es fundamental para diseñar las rutas de datos de procesamiento de señales multicanal en aplicaciones, como el procesamiento multiportador y multiantena en aplicaciones inalámbricas.

Agrega automáticamente los registros y las etapas conectadas, e implementa el multiplexado de división temporal, para generar diseños altamente optimizados para funciones, tal como el convertidor digital ascendente (DUC), el convertidor digital descendente, la reducción del factor de cresta (CFR) y la predistorsión digital (DPD). La versión 12.0 del DSP Builder incluye ejemplos de diseño para los diseños de WiMAX multiportador y multiantena, y para los DUC y DDC de WCDMA.